一种基于形状工程的可编程纳磁体择多逻辑门电路的制作方法
【专利摘要】本实用新型公开了一种基于形状工程的可编程纳磁体择多逻辑门电路，包括第一纳磁体、第二纳磁体、第三纳磁体、第四纳磁体及第五纳磁体，第一纳磁体及第二纳磁体分别设置于第三纳磁体的左侧及右侧，第四纳磁体及第五纳磁体分别设置于第三纳磁体的上侧及下侧；所述第二纳磁体的横截面及第三纳磁体的横截面均为长方形，第一纳磁体的横截面、第四纳磁体的横截面及第五纳磁体的横截面均为直角梯形，第一纳磁体的横截面中高与下底的比例大于第五纳磁体的横截面中高与下底的比例，第五纳磁体的横截面中高与下底的比例大于第四纳磁体的横截面中高与下底的比例。本实用新型结构简单、紧凑、高效，且无门延时。
【专利说明】一种基于形状工程的可编程纳磁体择多逻辑门电路
【技术领域】
[0001]本实用新型涉及纳电子器件与电路【技术领域】，具体涉及一种基于形状工程的可编程纳磁体择多逻辑门电路。
【背景技术】
[0002]随着微电子器件特征尺寸的减小，微电子集成电路的发展已经进入纳电子器件时代，而纳磁体逻辑(Nanomagnet Logic, NML)就是一种典型的纳电子器件技术。纳磁体逻辑除了拥有典型的纳电子器件优点，诸如极低功耗和极小尺寸特征外，它还具有天然非易失性和抗辐射特征，从而被认为是一种具有广阔应用前景的硅基晶体管替代技术。然而，作为一种极具潜力的器件候选技术，NML必须展示其能实现关键的逻辑可编程功能，这是因为可编程机制在现代大规模集成电路中具有重要的意义。
[0003]由于可编程在纳磁体逻辑实际应用中的重要性，该问题已得到了学者的初步关注。实际上，NML可编程技术的起源要追溯到2006年《Majority logic gate for magneticquantum-dot cellular automata》(Science, 2006, 311 (5758):205-208),该文作者 Imre等人在首次制备出择多逻辑门的同时，提出了一种NML可编程的实现方案，即通过制备4组电路版图结构来完成择多逻辑门8组输入组合的可重配置。然而，采用这样的思想来进行NML可编程效率较低，其原因一是同一种结构只能配置两个输入组合(左向和右向时钟)，而八个输入组合需要四种不同结构，这不利于实际应用中的电路制备。而后，Varga等人在 2010 年〈〈Programmable nanomagnet-logic maj ority gate)) (Proceedings of DeviceResearch Conference.New York:1EEE, 2010,85-86)提出了一种新颖的 NML 可编程实现方案，即采用3个不同的水平放置驱动纳磁体器件来构建可编程。总的来说，该方法是一种重要的改进。但是我们注意到额外的水平放置驱动器件需要更大的版图面积，且会导致门延时增加。
实用新型内容
[0004]本实用新型的目的在于克服上述现有技术的缺点，提供了一种基于形状工程的可编程纳磁体择多逻辑门电路，该电路结构简单、紧凑、高效，并且无门延时。
[0005]为达到上述目的，本实用新型所述的基于形状工程的可编程纳磁体择多逻辑门电路包括位于磁场中的第一纳磁体、第二纳磁体、第三纳磁体、第四纳磁体及第五纳磁体，第一纳磁体及第二纳磁体分别设置于第三纳磁体的左侧及右侧，第四纳磁体及第五纳磁体分别设置于第三纳磁体的下侧及上侧，第一纳磁体、第二纳磁体、第三纳磁体、第四纳磁体及第五纳磁体呈十字型分布；
[0006]所述第二纳磁体的横截面及第三纳磁体的横截面均为长方形，第一纳磁体的横截面、第四纳磁体的横截面及第五纳磁体的横截面均为直角梯形，第一纳磁体的横截面中高与下底的比例大于第五纳磁体的横截面中高与下底的比例，第五纳磁体的横截面中高与下底的比例大于第四纳磁体的横截面中高与下底的比例；[0007]第三纳磁体横截面上的长正对第一纳磁体横截面上的下底及第二纳磁体横截面上的长，第三纳磁体横截面上的宽正对第四纳磁体横截面上的高及第五纳磁体横截面上的闻。
[0008]所述第三纳磁体与第一纳磁体、第二纳磁体、第四纳磁体及第五纳磁体之间的间距均为40nm。
[0009]所述第一纳磁体的横截面中下底为IOOnm,高为50nm ；
[0010]所述第二纳磁体的横截面中长为IOOnm,宽为50nm ；
[0011]所述第三纳磁体的横截面中长为IOOnm,宽为50nm ；
[0012]所述第四纳磁体的横截面中下底为150nm，高为50nm ；
[0013]所述第五纳磁体的横截面中下底为125nm，高为50nm。
[0014]本实用新型具有以下有益效果:
[0015]本实用新型所述的基于形状工程的可编程纳磁体择多逻辑门电路包括第一纳磁体、第二纳磁体、第三纳磁体、第四纳磁体及第五纳磁体，第一纳磁体的横截面中高与下底的比例大于第五纳磁体的横截面中高与下底的比例，第五纳磁体的横截面中高与下底的比例大于第四纳磁体的横截面中高与下底的比例，因此使第一纳磁体的转换时钟场小于第四纳磁体的转换时钟场及第五纳磁体的转换时钟场，同时将所述第一纳磁体作为左输入，从而使本实用新型所述的电路结构简单、紧凑、高效，并且无门延时。
【专利附图】
【附图说明】
[0016]图1为本实用新型的结构示意图；
[0017]图2为本实用新型中实施例一的结构示意图。
[0018]其中，I为第一纳磁体、2为第二纳磁体、3为第三纳磁体、4为第四纳磁体、5为第五纳磁体。
【具体实施方式】
[0019]下面结合附图对本实用新型做进一步详细描述:
[0020]参考图1，本实用新型所述的基于形状工程的可编程纳磁体择多逻辑门电路包括位于磁场中的第一纳磁体1、第二纳磁体2、第三纳磁体3、第四纳磁体4及第五纳磁体5，第一纳磁体I及第二纳磁体2分别设置于第三纳磁体3的左侧及右侧，第四纳磁体4及第五纳磁体5分别设置于第三纳磁体3的下侧及上侧，第一纳磁体1、第二纳磁体2、第三纳磁体
3、第四纳磁体4及第五纳磁体5呈十字型分布；所述第二纳磁体2的横截面及第三纳磁体3的横截面均为长方形，第一纳磁体I的横截面、第四纳磁体4的横截面及第五纳磁体5的横截面均为直角梯形，第一纳磁体I的横截面中高与下底的比例大于第五纳磁体5的横截面中高与下底的比例，第五纳磁体5的横截面中高与下底的比例大于第四纳磁体4的横截面中高与下底的比例，第三纳磁体3横截面上的长正对第一纳磁体I横截面上的下底及第二纳磁体2横截面上的长，第三纳磁体3横截面上的宽正对第四纳磁体4横截面上的高及第五纳磁体5横截面上的高。所述第三纳磁体3与第一纳磁体1、第二纳磁体2、第四纳磁体4及第五纳磁体5之间的间距均为40nm。所述第一纳磁体I的横截面中下底为lOOnm，高为50nm ;所述第二纳磁体2的横截面中长为IOOnm,宽为50nm ;所述第三纳磁体3的横截面中长为IOOnm,宽为50nm ;所述第四纳磁体4的横截面中下底为150nm,高为50nm ;所述第五纳磁体5的横截面中下底为125nm,高为50nm。
[0021]本实用新型的设计过程为:
[0022]第一步:获取3个不同形状纳磁体的转换时钟场。
[0023]假设，择多逻辑门中的第一纳磁体1、第四纳磁体4及第五纳磁体5具有相同的面内高度、不同的面内下底长度，对第一纳磁体1、第四纳磁体4及第五纳磁体5应用相同的磁场时钟，观察每一个纳磁体逻辑态(如从逻辑‘0’翻转到逻辑‘I’ )变化时的磁场时钟值，该数值就是纳磁体的转换时钟场。由于第一纳磁体1、第四纳磁体4及第五纳磁体5的尺寸不同，结果发现它们的状态转换时钟场也各不相同，这样如果每次仅应用特定大小的时钟，那只有相对形状的纳磁体才会转换，同样，我们也可以构造具有相同面内下底长度、不同面内高度的纳磁体。
[0024]第二步:确定第一纳磁体1、第四纳磁体4及第五纳磁体5的放置位置。
[0025]将每一个形状的纳磁体与其它规则形状长方形纳磁体并排成直线结构。当具有最大孤立转换时钟场的纳磁体被放置到水平线方向上，并和规则形状纳磁体一起构成直线时，其需要的转换时钟场值大大下降。从而我们得到的结论是不能将最大孤立转换时钟场的纳磁体放在最左边作为输入，因为这样邻接耦合效应可能导致它们具有相同的转换时钟，从而无法实现在同一版图中应用一次时钟仅进行一位编程的情形。
[0026]第三步:将需要最小转换时钟场的纳磁体作为左输入，随机地放置其它两个不同形状纳磁体的位置，设计出可编程择多逻辑门。
[0027]利用上述3个不同形状的纳磁体，并选用2个规则形状长方形纳磁体，将需要最小转换时钟场的纳磁体作为左输入，从而设计出NML可编程择多逻辑门电路结构。
[0028]实施例一
[0029]设计的可编程NML择多逻辑门工作稳定，参数范围大。下面给出一组参数下的仿真结果。参数设定为:所有超坡莫合金材料构成的角缺失型特殊形状纳磁体的下底长相同，为IOOnm ;高度分别为40nm、45nm、50nm ;而两个规则长方形形状纳磁体逻辑器件的尺寸为IOOnmX50nm ;所有纳磁体的厚度均为20nm。水平方向和垂直方向纳磁体间的间距均为40nm。图2示出择多逻辑门输入集可编程的仿真结果。从图2可见，通过应用不同的时钟场，特殊形状纳磁体构成的择多逻辑门顺序地编程到了不同输入集，并进行了择多计算，下面仅解释四个输入集的仿真结果。
[0030]图2(a)为应用向右的最大转换时钟场Hd(X；k(3)时,各纳磁体的翻转情况，图2(b)为应用向左的最小转换时钟场⑵时，各纳磁体的翻转情况，图2(c)为应用向左的转换时钟场Hd(K;k(1)时，各纳磁体的翻转情况，图2(d)为应用向右的最小转换时钟场⑵时，各纳磁体的翻转情况。首先应用向右的最大转换时钟场Η&λ(3)，然后慢慢移除该时钟，所有特殊形状纳磁体均发生了翻转，因而择多逻辑门编程到了输入集111，如图2(a)所示；紧接着应用向左的最小转换时钟场Η&Λ(2)，择多逻辑门转换到了输入集101，如图2(b)所示，可以发现纳磁体器件B的状态发生了改变，即该位已被编程；进一步应用向左的转换时钟场Η-Λ(1)，择多逻辑门转换到了输入集001，如图2(c)所示，此时特殊形状纳磁体A被编程；最后应用向右的最小转换时钟场Η&Λ(2)，发现特殊形状器件B的状态再次被编程，择多逻辑门配置到了输入集011，如图2(d)所示。通过这个模拟结果，可以发现设计的可编程择多逻辑门具有正确的功能，通过应用某一数值的转换时钟场成功实现了对门电路中该器件的单位编程。
【权利要求】
1.一种基于形状工程的可编程纳磁体择多逻辑门电路，其特征在于，包括位于磁场中的第一纳磁体(I)、第二纳磁体(2)、第三纳磁体(3)、第四纳磁体(4)及第五纳磁体(5)，第一纳磁体(I)及第二纳磁体(2)分别设置于第三纳磁体(3)的左侧及右侧，第四纳磁体(4)及第五纳磁体(5)分别设置于第三纳磁体(3)的下侧及上侧，第一纳磁体(I)、第二纳磁体(2)、第三纳磁体(3)、第四纳磁体(4)及第五纳磁体(5)呈十字型分布； 所述第二纳磁体(2)的横截面及第三纳磁体(3)的横截面均为长方形，第一纳磁体(I)的横截面、第四纳磁体(4)的横截面及第五纳磁体(5)的横截面均为直角梯形，第一纳磁体(1)的横截面中高与下底的比例大于第五纳磁体(5)的横截面中高与下底的比例，第五纳磁体(5)的横截面中高与下底的比例大于第四纳磁体⑷的横截面中高与下底的比例； 所述第三纳磁体(3)横截面上的长正对第一纳磁体(I)横截面上的下底及第二纳磁体(2)横截面上的长，第三纳磁体(3)横截面上的宽正对第四纳磁体(4)横截面上的高及第五纳磁体(5)横截面上的高。
2.根据权利要求1所述的基于形状工程的可编程纳磁体择多逻辑门电路，其特征在于，所述第三纳磁体(3)与第一纳磁体(I)、第二纳磁体(2)、第四纳磁体(4)及第五纳磁体(5)之间的间距均为40nm。
3.根据权利要求1所述的基于形状工程的可编程纳磁体择多逻辑门电路，其特征在于， 所述第一纳磁体(I)的横截面中下底为IOOnm,高为50nm ; 所述第二纳磁体(2)的横截面中长为IOOnm,宽为50nm ; 所述第三纳磁体(3)的横截面中长为IOOnm,宽为50nm ; 所述第四纳磁体(4)的横截面中下底为150nm,高为50nm ; 所述第五纳磁体(5)的横截面中下底为125nm,高为50nm。
【文档编号】H03K19/18GK203775185SQ201420155811
【公开日】2014年8月13日 申请日期:2014年4月1日 优先权日:2014年4月1日
【发明者】杨晓阔, 蔡理, 李彦, 康强, 张立, 张斌, 张明亮 申请人:中国人民解放军空军工程大学