纠错编码方法及装置与流程
本发明涉及通信领域，具体而言，涉及一种纠错编码方法及装置。
背景技术：
数字通信系统通常发射端通常包括信源、信源编码器、信道编码器和调制器等部分，接收端通常包括解调器、信道译码器、信源译码器和信宿，如图1所示，为根据相关技术的数字通信系统的示意图。信道编码器用于给信息比特按照一定的规则引入冗余信息以便接收端信道译码器能够在一定程度上纠正信息在信道上传输时发生的误码。
常见的信道编码方法包括比特异或编码、分组码、bch码、里德-所罗门码(rs码)、喷泉码、低密度奇偶校验码、turbo码、极化码、卷积码等；不要的信道编码方法通常有不同的适用场景，也有不同的编译码性能。有时为了提高信道编译码的性能需要对这些信道编码方法进行特殊的优化处理。
一个比较典型的需要提升信道编译码性能的应用场景是移动通信中的超可靠应用。超可靠应用一般包括车联网，工业控制等对数据传输可靠性要求较高的应用场景。超可靠应用一般有两个特点：1)超可靠数据传输的数据块的错误比率必须比普通数据传输的数据块错误率低4到5个数量级；2)通常数据块的长度都不长，一般在1000比特以下，传统的信道编码方法很难获得足够的编码增益。
ldpc码是一种基于稀疏校验矩阵的线性分组码，正是利用它的校验矩阵的稀疏性，才能实现低复杂度的编译码，从而使得ldpc码走向实用化。前面提到的gallager码是一种正则的ldpc码(regularldpcc)，而luby和mitzenmacher等人对gallager码进行了推广，提出非正则的ldpc码(irregularldpcc)。ldpc码具有很多译码算法，其中，信息传递算法(messagepassingalgorithm)或者置信度传播算法(beliefpropagationalgorithm，bp算法)是ldpc码的主流和基础算法，目前出现了很多改进的有效译码算法。
ldpc奇偶校验矩阵的图形表示形式是二分图。二分图和校验矩阵之间具有一一对应的关系，一个m*n的奇偶校验矩阵h定义了每个具有n比特的码字满足m个奇偶校验集的约束。一个二分图包括n个变量节点和m个奇偶校验节点。当第m个校验涉及到第n个比特位，即h中第m行第n列的元素hm，n＝1时，将有一根连线连接校验节点m和变量节点n。二分图中，任何同一类的节点之间都不会有连接，并且二分图中的总边数和校验矩阵中非零元素的个数相等。
一类特殊ldpc码由于具有结构化的特征，逐渐成为主流应用。设这种ldpc码的奇偶校验矩阵h为(m×z)×(n×z)矩阵，它是由m×n个分块矩阵构成，每个分块矩阵都是z×z的基本置换矩阵的不同幂次，基本置换矩阵为单位阵时，它们都是单位阵的循环移位矩阵(文中默认为右移)。具有如下的形式：
如果
如果
通过这样的幂次
例如，矩阵
可以用下面的参数z和一个2×4的基础矩阵hb扩展得到：
z＝3和
因此，也可以说ldpc码的编码器是由基础矩阵hb，扩展因子z及所选择的基本置换矩阵唯一生成的。
ldpc码的基础校验矩阵还可以写成如下形式：
针对相关技术中的纠错编码方案纠错能力不足的问题，目前尚未给出解决方案。
技术实现要素：
本发明实施例提供了一种纠错编码方法及装置，以至少解决相关技术中的纠错编码方案纠错能力不足的问题。
根据本发明的一个实施例，提供了一种纠错编码方法，包括：对第一待纠错编码的比特序列进行分段；对分段后的部分或全部比特序列片段，分别进行差错校验编码；将差错校验编码后的各比特序列片段组成第二待纠错编码的比特序列，并对所述第二待纠错编码比特序列进行前向纠错编码，生成待发送比特序列；发送所述待发送比特序列。
可选地，所述第一待纠错编码比特序列包括以下至少之一：信息比特序列；对所述信息比特序列整体进行差错校验编码后的比特序列。
可选地，所述差错校验编码包括以下至少之一：循环冗余校验编码、bch码编码、rs码编码、奇偶校验编码。
可选地，对第一待纠错编码的比特序列进行分段包括：根据预先设定的比特序列片段的数目或者比特序列片段的长度对所述待编码比特序列进行均匀或非均匀分段。
可选地，将差错校验编码后的各比特序列片段组成第二待纠错编码的比特序列，并对所述第二待纠错编码比特序列进行前向纠错编码，生成待发送比特序列包括：先对差错校验编码后的各比特序列片段中对应位置上的比特组成的各信息比特序列分别进行前向纠错编码，得到各自的校验比特序列；使用各校验比特序列中对应位置上的比特组成新的比特序列片段；将原差错校验编码后的各比特序列片段与所述新的比特序列片段合成第三待纠错编码的比特序列，并对所述第三待纠错编码比特序列进行前向纠错编码，生成待发送比特序列。
可选地，所述前向纠错编码包括以下至少之一：比特异或编码、分组码编码、bch码编码、rs码编码、喷泉码编码、低密度奇偶校验码编码、turbo码编码、极化码编码、卷积码编码。
可选地，在所述前向纠错编码方法为低密度奇偶校验码编码的情况下，对第一待纠错编码的比特序列进行分段包括：对待编码比特序列分为kb段，其中kb为正整数，且kb＝nb-mb，其中，nb是低密度奇偶校验码的基础校验矩阵的列数，mb是低密度奇偶校验码的基础矩阵的行数；或者，按照e比特为单位进行分段，其中e为正整数，并且e＝z-k3，其中，z是低密度奇偶校验码的扩展因子，k3是对所述分段后的部分或全部比特序列片段，分别进行差错校验编码后的冗余比特长度。
可选地，在所述前向纠错编码方法为低密度奇偶校验码编码的情况下，对分段后的部分比特序列片段，分别进行差错校验编码包括：在分段后的比特序列片段中，选出低密度奇偶校验码的基础校验矩阵的系统位部分列重大于预设阈值的比特序列片段；对选出的比特序列片段进行差错校验编码。
根据本发明的另一实施例，还提供了一种纠错编码装置，包括：分段模块，用于对第一待纠错编码的比特序列进行分段；差错校验编码模块，用于对分段后的部分或全部比特序列片段，分别进行差错校验编码；前向纠错编码模块，用于将差错校验编码后的各比特序列片段组成第二待纠错编码的比特序列，并对所述第二待纠错编码比特序列进行前向纠错编码，生成待发送比特序列；发送模块，用于发送所述待发送比特序列。
可选地，所述分段模块还用于：根据预先设定的比特序列片段的数目或者比特序列片段的长度对所述待编码比特序列进行均匀或非均匀分段。
可选地，所述前向纠错编码模块还用于：先对差错校验编码后的各比特序列片段中对应位置上的比特组成的各信息比特序列分别进行前向纠错编码，得到各自的校验比特序列；使用各校验比特序列中对应位置上的比特组成新的比特序列片段；将原差错校验编码后的各比特序列片段与所述新的比特序列片段合成第三待纠错编码的比特序列，并对所述第三待纠错编码比特序列进行前向纠错编码，生成待发送比特序列。
可选地，当所述前向纠错编码方法为低密度奇偶校验码编码时，所述分段模块还用于：对待编码比特序列分为kb段，其中kb为正整数，且kb＝nb-mb，其中，nb是低密度奇偶校验码的基础校验矩阵的列数，mb是低密度奇偶校验码的基础矩阵的行数；或者，按照e比特为单位进行分段，其中e为正整数，并且e＝z-k3，其中，z是低密度奇偶校验码的扩展因子，k3是对所述分段后的部分或全部比特序列片段，分别进行差错校验编码后的冗余比特长度。
可选地，当所述前向纠错编码方法为低密度奇偶校验码编码时，所述差错校验编码模块包括：选择单元，用于在分段后的比特序列片段中，选出低密度奇偶校验码的基础校验矩阵的系统位部分列重大于预设阈值的比特序列片段；差错校验编码单元，用于对选出的比特序列片段进行差错校验编码。
根据本发明的又一个实施例，还提供了一种存储介质。该存储介质设置为存储用于执行以下步骤的程序代码：对第一待纠错编码的比特序列进行分段；对分段后的部分或全部比特序列片段，分别进行差错校验编码；将差错校验编码后的各比特序列片段组成第二待纠错编码的比特序列，并对所述第二待纠错编码比特序列进行前向纠错编码，生成待发送比特序列；发送所述待发送比特序列。
通过本发明，由于将待纠错编码的比特序列进行了分段，并对分段后的比特序列片段分别进行差错校验编码，再对差错校验编码后的比特序列片段进行前向纠错编码并生成待发送比特序列，从而使得译码器在译码过程中可以根据各比特序列片段的差错校验码来判断当前比特序列片段是否是正确的，如果是正确的，译码器则将当前比特序列片段看成是确知比特，并且无需对当前比特序列继续译码，这相当于缩短码译码，降低了原码字的码率，可以提高译码性能，解决了相关技术中的纠错编码方案纠错能力不足的问题。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1是根据相关技术的数字通信系统的示意图；
图2是根据本发明实施例的纠错编码方法的流程图；
图3是根据本发明实施例的纠错编码装置的结构框图；
图4是根据本发明实施例一的纠错编码过程的示意图；
图5是根据本发明实施例二的纠错编码过程的示意图。
具体实施方式
下文中将参考附图并结合实施例来详细说明本发明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。
需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。
针对超可靠应用的特点，本发明实施例提出了一种新的纠错编码方法，该方法增加了对待编码的比特序列进行分段编码的方式，进一步增强了码字的纠错能力，提高了编码的增益。
在本实施例中，提供了一种纠错编码方法，图2是根据本发明实施例的纠错编码方法的流程图，如图2所示，该方法包括如下步骤：
步骤s202，对第一待纠错编码的比特序列进行分段；
步骤s204，对分段后的部分或全部比特序列片段，分别进行差错校验编码；
步骤s206，将差错校验编码后的各比特序列片段组成第二待纠错编码的比特序列，并对所述第二待纠错编码比特序列进行前向纠错编码，生成待发送比特序列；
步骤s208，发送所述待发送比特序列。
本实施例通过上述步骤，将待纠错编码的比特序列进行了分段，并对分段后的比特序列片段分别进行差错校验编码，再对差错校验编码后的比特序列片段进行前向纠错编码并生成待发送比特序列，从而使得译码器在译码过程中可以根据各比特序列片段的差错校验码来判断当前比特序列片段是否是正确的，如果是正确的，译码器则将当前比特序列片段看成是确知比特，并且无需对当前比特序列继续译码，这相当于缩短码译码，降低了原码字的码率，可以提高译码性能，解决了相关技术中的纠错编码方案纠错能力不足的问题。
作为一种优选实施方式，对于步骤s202，所述待纠错编码比特序列包括信息比特序列或者对所述信息比特序列进行整体差错校验编码后的比特序列；其中所述差错校验编码可以是任何具有差错校验功能的编码，包括但不限定于循环冗余校验编码、bch码编码，里德-所罗门码(rs码)编码、奇偶校验编码。同样地，步骤s204中的差错校验编码也可以是任何具有差错校验功能的编码，包括但不限定于循环冗余校验编码、bch码编码，里德-所罗门码(rs码)编码、奇偶校验编码。
作为一种优选实施方式，对于步骤s202，所述对待纠错编码的比特序列进行分段可以是：根据预先设定的比特序列片段的数目或者比特序列片段的长度对所述待编码比特序列进行均匀分段或者非均匀分段。
作为一种优选实施方式，对于步骤s206，所述方法还可以包括：
步骤s2062：先对差错校验编码后的各比特序列片段中对应位置上的比特组成的各信息比特序列分别进行前向纠错编码，得到各自的校验比特序列；其中所述前向纠错编码是指具有纠错功能的编码，包括但不限定于比特异或编码、分组码编码、bch码编码、里德-所罗门码(rs码)编码、喷泉码编码、低密度奇偶校验码编码、turbo码编码、极化码编码、卷积码编码；
步骤s2064：各校验比特序列中对应位置上的比特组成新的比特序列片段；
步骤s2066：将原差错校验编码后的各比特序列片段与步骤s2064中的新的比特序列片段一起组成新的待纠错编码的比特序列，并对新的待纠错编码比特序列进行前向纠错编码，生成待发送比特序列。
作为一种优选实施方式，对于步骤s206，所述前向纠错编码可以是指具有纠错功能的编码，包括但不限定于比特异或编码、分组码编码、bch码编码、里德-所罗门码(rs码)编码、喷泉码编码、低密度奇偶校验码编码、turbo码编码、极化码编码、卷积码编码。
可选地，如果前向纠错编码方法为低密度奇偶校验码编码，则在步骤a中，发送端对待编码比特序列分为kb段，其中kb为正整数，且kb＝nb-mb，其中，nb是低密度奇偶校验码的基础校验矩阵的列数，mb是低密度奇偶校验码的基础矩阵的行数；或者，
如果前向纠错编码方法为低密度奇偶校验码编码，则在步骤a中，发送端按照e比特为单位进行分段，其中e为正整数，并且e＝z-k3，其中，z是低密度奇偶校验码的扩展因子，k3是步骤b中各比特序列片段进行差错校验编码后的冗余比特长度。
可选地，在所述前向纠错编码方法为低密度奇偶校验码编码的情况下，可以对分段后的部分比特序列片段分别进行差错校验编码，例如，可以依据低密度奇偶校验码的基础校验矩阵的系统位部分列重来选出进行差错校验编码的部分比特序列片段。具体地，可以在分段后的比特序列片段中，选出低密度奇偶校验码的基础校验矩阵的系统位部分列重大于预设阈值的比特序列片段；对选出的比特序列片段进行差错校验编码。
通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到根据上述实施例的方法可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件，但很多情况下前者是更佳的实施方式。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质(如rom/ram、磁碟、光盘)中，包括若干指令用以使得一台终端设备(可以是手机，计算机，服务器，或者网络设备等)执行本发明各个实施例所述的方法。
在本实施例中，还提供了一种纠错编码装置，该装置用于实现上述实施例及优选实施方式，已经进行过说明的不再赘述。如以下所使用的，术语“模块”可以实现预定功能的软件和/或硬件的组合。尽管以下实施例所描述的装置较佳地以软件来实现，但是硬件，或者软件和硬件的组合的实现也是可能并被构想的。
图3是根据本发明实施例的纠错编码装置的结构框图，如图3所示，该装置包括：分段模块32，用于对第一待纠错编码的比特序列进行分段；差错校验编码模块34，用于对分段模块32分段后的部分或全部比特序列片段，分别进行差错校验编码；前向纠错编码模块36，用于将差错校验编码模块34执行差错校验编码后的各比特序列片段组成第二待纠错编码的比特序列，并对所述第二待纠错编码比特序列进行前向纠错编码，生成待发送比特序列；发送模块38，用于发送前向纠错编码模块36生成的所述待发送比特序列。
可选地，所述分段模块32还可以用于根据预先设定的比特序列片段的数目或者比特序列片段的长度对所述待编码比特序列进行均匀分段或者非均匀分段。
可选地，所述前向纠错编码模块36还可以用于：先对差错校验编码后的各比特序列片段中对应位置上的比特组成的各信息比特序列分别进行前向纠错编码，得到各自的校验比特序列；使用各校验比特序列中对应位置上的比特组成新的比特序列片段；将原差错校验编码后的各比特序列片段与所述新的比特序列片段合成第三待纠错编码的比特序列，并对所述第三待纠错编码比特序列进行前向纠错编码，生成待发送比特序列。
可选地，当所述前向纠错编码方法为低密度奇偶校验码编码时，所述分段模块32还可以用于：对待编码比特序列分为kb段，其中kb为正整数，且kb＝nb-mb，其中，nb是低密度奇偶校验码的基础校验矩阵的列数，mb是低密度奇偶校验码的基础矩阵的行数；或者，按照e比特为单位进行分段，其中e为正整数，并且e＝z-k3，其中，z是低密度奇偶校验码的扩展因子，k3是对所述分段后的部分或全部比特序列片段，分别进行差错校验编码后的冗余比特长度。
可选地，当所述前向纠错编码方法为低密度奇偶校验码编码时，所述差错校验编码模块可以包括：选择单元，用于在分段后的比特序列片段中，选出低密度奇偶校验码的基础校验矩阵的系统位部分列重大于预设阈值的比特序列片段；差错校验编码单元，用于对选出的比特序列片段进行差错校验编码。
需要说明的是，上述各个模块是可以通过软件或硬件来实现的，对于后者，可以通过以下方式实现，但不限于此：上述模块均位于同一处理器中；或者，上述各个模块以任意组合的形式分别位于不同的处理器中。
下面结合优选实施例进行说明，以下优选实施例结合了上述实施例及其优选实施方式。在以下优选实施例中，提供了一种数据发送过程中的纠错编码的方法，该方法包括：
a，发送端对待纠错编码的比特序列进行分段；
b，对分段后的各比特序列片段，分别进行差错校验编码；
c，将差错校验编码后的各比特序列片段组成新的待纠错编码的比特序列，并对新的待纠错编码比特序列进行前向纠错编码，生成待发送比特序列；
d，发送端发送所述待发送比特序列。
进一步地，对于步骤a，所述待纠错编码比特序列包括信息比特序列或者对所述信息比特序列进行整体差错校验编码后的比特序列；其中所述差错校验编码是指任何具有差错校验功能的编码，包括但不限定于循环冗余校验编码、bch码编码，里德-所罗门码(rs码)编码、奇偶校验编码；
进一步地，对于步骤a，所述对待纠错编码的比特序列进行分段是指，根据预先设定的比特序列片段的数目或者比特序列片段的长度对所述待编码比特序列进行均匀分段或者非均匀分段；
进一步地，对于步骤b，所述差错校验编码是指任何具有差错校验功能的编码，包括但不限定于循环冗余校验编码、bch码编码，里德-所罗门码(rs码)编码、奇偶校验编码；
进一步地，对于步骤c，所述方法还可以包括：
步骤c1：先对差错校验编码后的各比特序列片段中对应位置上的比特组成的各信息比特序列分别进行前向纠错编码，得到各自的校验比特序列；其中所述前向纠错编码是指具有纠错功能的编码，包括但不限定于比特异或编码、分组码编码、bch码编码、里德-所罗门码(rs码)编码、喷泉码编码、低密度奇偶校验码编码、turbo码编码、极化码(polarcode)编码、卷积码编码；
步骤c2：各校验比特序列中对应位置上的比特组成新的比特序列片段；
步骤c3：将原差错校验编码后的各比特序列片段与步骤c2中的新的比特序列片段一起组成新的待纠错编码的比特序列，并对新的待纠错编码比特序列进行前向纠错编码，生成待发送比特序列；
进一步地，对于步骤c，所述前向纠错编码是指具有纠错功能的编码，包括但不限定于比特异或编码、分组码编码、bch码编码、里德-所罗门码(rs码)编码、喷泉码编码、低密度奇偶校验码编码、turbo码编码、极化码(polarcode)编码、卷积码编码；
进一步地，对于步骤a到步骤c，如果前向纠错编码方法为低密度奇偶校验码编码，则在步骤a中，发送端对待编码比特序列分为kb段，其中kb为正整数，且kb＝nb-mb，其中，nb是低密度奇偶校验码的基础校验矩阵的列数，mb是低密度奇偶校验码的基础矩阵的行数；或者，
如果前向纠错编码方法为低密度奇偶校验码编码，则在步骤a中，发送端按照e比特为单位进行分段，其中e为正整数，并且e＝z-k3，其中，z是低密度奇偶校验码的扩展因子，k3是步骤b中各比特序列片段进行差错校验编码后的冗余比特长度。
进一步，对于预先给定的阈值，当分段后的比特序列片段中，有一部分比特序列片段对应的低密度奇偶校验码的基础校验矩阵的系统位部分列重大于该阈值时，则可以对这部分比特序列片段进行前向差错校验编码。
下面以几个具体的实施例来对上述提出的纠错编码方案加以说明：
实施例一：
发送端向接收端发送待编码比特序列，其中待编码比特序列的长度为k比特，其中k1比特为信息比特，k2比特为信息比特经过差错校验编码后生成的校验比特，k，k1，k2都是非负整数，且k＝k1+k2；所述差错校验编码包括但不限定于循环冗余校验编码、bch码编码，里德-所罗门码(rs码)编码、奇偶校验编码；在本例中假设差错校验编码方式为循环冗余校验(crc)编码。
图4是根据本发明实施例一的纠错编码过程的示意图，如图4所示，发送端对待编码比特序列进行如下处理：
发送端根据预先设置的比特序列片段的数目或者比特序列片段的长度对待编码比特序列进行分段，在本例中，假设分段数目为c段，则将k比特的待编码比特序列均匀分为c个比特序列片段，每个比特序列片段的长度为
发送端对各比特序列片段分别进行差错校验编码，k3为各比特序列片段经过差错校验编码后生成的校验比特，则经过差错校验编码后各比特序列的长度为
发送端将所述经过差错校验编码的各比特序列片段组成新的待编码比特序列，所述新的带编码比特序列的长度为k+c*k3比特，或者
实施例二：
发送端向接收端发送待编码比特序列，其中待编码比特序列的长度为k比特，其中k1比特为信息比特，k2比特为信息比特经过差错校验编码后生成的校验比特，k，k1，k2都是非负整数，且k＝k1+k2；所述差错校验编码包括但不限定于循环冗余校验编码、bch码编码，里德-所罗门码(rs码)编码、奇偶校验编码；在本例中假设差错校验编码方式为循环冗余校验(crc)编码。
图5是根据本发明实施例二的纠错编码过程的示意图，如图5所示，发送端对待编码比特序列进行如下处理：
发送端根据预先设置的比特序列片段的数目或者比特序列片段的长度对待编码比特序列进行分段，在本例中，假设分段数目为c段，则将k比特的待编码比特序列均匀分为c个比特序列片段，每个比特序列片段的长度为
发送端对各比特序列片段分别进行差错校验编码，k3为各比特序列片段经过差错校验编码后生成的校验比特，则经过差错校验编码后各比特序列的长度为
发送端对差错校验编码后的c个比特序列片段中对应位置上的比特组成的各信息比特序列分别进行前向纠错编码，得到各自的校验比特序列。例如，对第一个比特序列片段的第i个比特和第二个比特序列片段的第i个比特，…第c个比特序列片段的第i个比特，共c个比特组成的第i个信息比特序列进行前向纠错编码，得到第i个校验比特序列，其中校验比特序列的长度为t比特，其中i是正整数，且
各校验比特序列中对应位置上的比特组成新的比特序列片段；例如第一个校验比特序列的第j个比特和第二个校验比特序列的第j个比特，…，第
发送端将原差错校验编码后的c个比特序列片段和上述t个新的比特序列片段一起组成新的待纠错编码比特序列，所述新的待纠错编码比特序列的长度为
实施例三：
发送端向接收端发送待编码比特序列，其中待编码比特序列的长度为k比特，其中k1比特为信息比特，k2比特为信息比特经过差错校验编码后生成的校验比特，k，k1，k2都是非负整数，且k＝k1+k2；在本例中假设差错校验编码方式为循环冗余校验(crc)编码。
发送端对待编码比特序列进行如下处理：
发送端根据预先设置的比特序列片段的数目或者比特序列片段的长度对待编码比特序列进行分段，在本例中，假设分段数目为kb段，其中，kb为低密度奇偶校验码(ldpc)的基础矩阵hb中列数减去行数，则将k比特的待编码比特序列均匀分为kb个比特序列片段，每个比特序列片段的长度为
发送端对各比特序列片段分别进行差错校验编码，k3为各比特序列片段经过差错校验编码后生成的校验比特，则经过差错校验编码后各比特序列的长度为
发送端将所述经过差错校验编码的各比特序列片段组成新的待编码比特序列，所述新的待编码比特序列的长度为k+kb*k3比特，或者
实施例四：
发送端向接收端发送待编码比特序列，其中待编码比特序列的长度为k比特，其中k1比特为信息比特，k2比特为信息比特经过差错校验编码后生成的校验比特，k，k1，k2都是非负整数，且k＝k1+k2；在本例中假设差错校验编码方式为循环冗余校验(crc)编码。
发送端对待编码比特序列进行如下处理：
发送端根据预先设置的的比特序列片段的数目或者比特序列片段的长度对待编码比特序列进行分段，在本例中，假设比特序列片段的长度为e比特，其中e为正整数，并且e＝z-k3，其中，z是低密度奇偶校验码的扩展因子，k3是拟对各比特序列片段进行差错校验编码后的冗余比特长度。则将k比特的待编码比特序列均匀分为
发送端对各比特序列片段分别进行差错校验编码，k3为各比特序列片段经过差错校验编码后生成的校验比特，则经过差错校验编码后各比特序列的长度为z比特；在本例中假设各比特序列片段的差错校验编码方式为循环冗余校验(crc)编码。
发送端将所述经过差错校验编码的各比特序列片段组成新的待编码比特序列，所述新的带编码比特序列的长度为
实施例五：
发送端向接收端发送待编码比特序列，其中待编码比特序列的长度为k比特，其中k1比特为信息比特，k2比特为信息比特经过差错校验编码后生成的校验比特，k，k1，k2都是非负整数，且k＝k1+k2；在本例中假设差错校验编码方式为循环冗余校验(crc)编码。
发送端对待编码比特序列进行如下处理：
发送端根据预先设置的比特序列片段的数目或者比特序列片段的长度对待编码比特序列进行分段，在本例中，假设分段数目为kb段，其中，kb为低密度奇偶校验码(ldpc)的基础矩阵hb中列数减去行数，则将k比特的待编码比特序列非均匀地分为kb个比特序列片段，并且仅对其中的部分比特序列片段进行差错校验编码；
其中，在kb个比特序列片段中，有w1个第一类比特序列片段，其中每个比特序列片段的长度为z比特，有w2个第二类比特序列片段，其中第二类比特序列片段的的长度为e比特，其中e为正整数，并且e＝z-k3，k3是拟对所述第二类比特序列片段进行差错校验编码后的冗余比特长度。kb＝w1+w2；
所述w2个第二类比特序列片段对应于所述低密度奇偶校验码的基础校验矩阵的系统位部分列重较重的列。例如，在所述基础教育矩阵的系统位部分
对所述w2个第二类比特序列片段的每个比特序列片段分别进行差错校验编码，在每个第二类比特序列片段后添加k3个差错校验比特。在本例中假设各比特序列片段的差错校验编码方式为循环冗余校验(crc)编码。
发送端将所述经过差错校验编码的各比特序列片段组成新的待编码比特序列，所述新的带编码比特序列的长度为z*kb比特。发送端对待编码比特序列进行前向纠错编码，生成待发送比特序列。在本例中假设新的待编码比特序列的前向纠错编码方式为低密度奇偶校验码(ldpc)编码。
本实施例提供的方案的有益效果主要表现在，当接收端的信道译码器对采用本实施例的进行纠错编码的码字进行译码时，译码器在译码过程中可以根据各比特序列片段的差错校验码来判断当前比特序列片段是否是正确的，如果是正确的，译码器则将当前比特序列片段看成是确知比特，并且无需对当前比特序列继续译码，这相当于缩短码译码，降低了原码字的码率，可以提高译码性能；同时，由于本实施例还提出了一种对各比特序列片段之间对应位置比特的前向纠错，相当于增加了一级内码保护，从而提高了最终译码的性能。
特别地，本实施例针对低密度奇偶校验码还专门提出了将比特序列片段的数目与低密度奇偶校验码的基础矩阵的参数，或者，将比特序列片段的长度与低密度奇偶校验码的扩展因子的大小匹配，从而使得本实施例提出的分段差错校验和低密度奇偶校验编码能完美结合，可以提高编码和译码的效率及性能。
特别地，由于低密度奇偶校验码对码字的不同部分有不同的纠错能力，本实施例还针对低密度奇偶校验码还专门提出了非均匀分段和部分差错校验的方法，仅对低密度奇偶校验码的基础校验矩阵系统位部分列重量较重的列进行差错校验。其有益效果是，对纠错能力较强的比特序列片段进行差错校验可以尽快确认该比特序列片段是否已经正确译码，对于已经正确译码的比特序列片段可以看成是确知比特，并且无需对当前比特序列继续译码，这相当于缩短码译码，降低了原码字的码率，可以提高译码性能；同时由于只需对部分比特序列片段添加差错校验比特，因此还降低了开销。
本发明的实施例还提供了一种存储介质。可选地，在本实施例中，上述存储介质可以被设置为存储用于执行以下步骤的程序代码：
步骤s202，对第一待纠错编码的比特序列进行分段；
步骤s204，对分段后的部分或全部比特序列片段，分别进行差错校验编码；
步骤s206，将差错校验编码后的各比特序列片段组成第二待纠错编码的比特序列，并对所述第二待纠错编码比特序列进行前向纠错编码，生成待发送比特序列；
步骤s208，发送所述待发送比特序列。
可选地，在本实施例中，上述存储介质可以包括但不限于：u盘、只读存储器(rom，read-onlymemory)、随机存取存储器(ram，randomaccessmemory)、移动硬盘、磁碟或者光盘等各种可以存储程序代码的介质。
可选地，本实施例中的具体示例可以参考上述实施例及可选实施方式中所描述的示例，本实施例在此不再赘述。
显然，本领域的技术人员应该明白，上述的本发明的各模块或各步骤可以用通用的计算装置来实现，它们可以集中在单个的计算装置上，或者分布在多个计算装置所组成的网络上，可选地，它们可以用计算装置可执行的程序代码来实现，从而，可以将它们存储在存储装置中由计算装置来执行，并且在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤，或者将它们分别制作成各个集成电路模块，或者将它们中的多个模块或步骤制作成单个集成电路模块来实现。这样，本发明不限制于任何特定的硬件和软件结合。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
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