一种反馈型D锁存器的制作方法

本发明涉及一种D锁存器，尤其是涉及一种反馈型D锁存器。

背景技术：

随着集成电路制造工艺的快速发展，集成电路设计中对速度和面积的要求越来越高，CMOS工艺在持续发展，近些年已达到深亚微米水平。随着工艺尺寸的缩小，芯片集成度的提高，对于电路结构有更低的功耗需求(见文献Harsh Srivastava,Jitendra Jain,Shabi Tabassum,Vivek Gupta,Control,Automation,Robotics and Embedded Systems(CARE),16-18Dec.2013International Conference)。D锁存器是输出周期性随输入变化的电路，在时钟关断的时候输出保持不变。在基本的电路模块中，两个透明模式的D锁存器串行相连可以构成单边沿触发的触发器，两个并联的透明模式的D锁存器可以构成一个双边沿触发的触发器。(见文献HOSSAIN R.,WRONSKI,L.D,andALBICKI,A:“Low power design using double edge triggered flipflops”,IEEETrans.VISI Syst.,1994,2,(2)pp.261-265)。

目前，常用的D锁存器有传统的传输门D锁存器和直接交叉耦合D锁存器两种(见文献Jan M.Rabey,Digital Integrated Circuits,A Design Perspective SecondEdition,PP.242-245)。传统的传输门D锁存器的电路如图1所示，直接交叉耦合D锁存器的电路如图2所示。传统的传输门D锁存器是目前最稳妥和最常用的技术，该传输门D锁存器在时钟信号clk为高电平时传输数据，在时钟信号clk为低电平时保存数据。但是该传输门D锁存器中所用的MOS管数量过多，时钟信号clk接有4个MOS管的负载，功耗较大。直接交叉耦合D锁存器在保存数据的回路中相对于传输门D锁存器少用了两个MOS管，它对于时钟信号clk只有2个MOS管的负载，功耗较低一些，但它的输出端Q与节点nod1处存在竞争的现象，可能导致输出不稳定，可靠性不高。

鉴此，设计一种功耗较低，且输出稳定，鲁棒性较好的反馈型D锁存器具有重要意义。

技术实现要素：

本发明所要解决的技术问题是提供一种功耗较低，且输出稳定，鲁棒性较好的反馈型D锁存器。

本发明解决上述技术问题所采用的技术方案为：一种反馈型D锁存器，包括反相器、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第一PMOS管、第二PMOS管和第三PMOS管；所述的第一PMOS管的源极和所述的第二PMOS管的源极分别接入电源，所述的第一PMOS管的漏极、所述的第二PMOS管的栅极、所述的第一NMOS管的漏极和所述的第二NMOS管的栅极连接且其连接端为所述的反馈型D锁存器的输出端，所述的第一PMOS管的栅极、所述的第一NMOS管的栅极、所述的第二PMOS管的漏极、所述的第二NMOS管的漏极、所述的第三NMOS管的栅极、所述的第三PMOS管的漏极和所述的第五NMOS管的漏极连接，所述的第一NMOS管的源极、所述的第二NMOS管的源极和所述的第三NMOS管的漏极连接，所述的第三NMOS管的源极接地，所述的第四NMOS管的漏极和所述的第五NMOS管的源极连接，所述的第四NMOS管的栅极和所述的第五NMOS管的栅极连接且其连接端为所述的反馈型D锁存器的时钟端，所述的反相器的输入端为所述的反馈型D锁存器的输入端，所述的反相器的输出端、所述的第四NMOS管的源极和所述的第三PMOS管的源极连接，所述的第三PMOS管的栅极为所述的反馈型D锁存器的反相时钟输入端。

所述的反相器包括第四PMOS管和第六NMOS管；所述的第四PMOS管的源极接入电源，所述的第四PMOS管的漏极和所述的第六NMOS管的漏极连接且其连接端为所述的反相器的输出端，所述的第四PMOS管的栅极和所述的第六NMOS管的栅极连接且其连接端为所述的反相器的输入端，所述的第六NMOS管的源极接地。

与现有技术相比，本发明的优点在于通过第四NMOS管和第五NMOS管构成一个传输门，第一PMOS管、第一NMOS管、第二PMOS管和第二NMOS管构成交叉耦合反相器，第一PMOS管和第一NMOS管为叉耦合反相器中的第一个反相器，第二PMOS管和第二NMOS管为叉耦合反相器中的第二个反相器，该传输门为采用NMOS堆垛技术构成的门电路，一方面可以提高D锁存器的鲁棒性，另一方面外部信号通过反相器输入后，经过传输门的漏电流会减小，功耗会降低，在传输门之后设置的交叉耦合反相器和第三NMOS管，当D锁存器的输出端由高电平变为低电平，第一PMOS管的栅极、第一NMOS管的栅极、第二PMOS管的漏极、第二NMOS管的漏极、第三NMOS管的栅极、第三PMOS管的漏极和第五NMOS管的漏极的连接端由低电平变高电平的过程中，第一NMOS管和第三NMOS管导通，第一PMOS管此时还未关闭，第一NMOS管、第三NMOS管和第一PMOS管构成有比电路，短路电流降低，动态功耗进一步降低，当第一PMOS管的栅极、第一NMOS管的栅极、第二PMOS管的漏极、第二NMOS管的漏极、第三NMOS管的栅极、第三PMOS管的漏极和第五NMOS管的漏极的连接端为低电平时，D锁存器的输出端为高电平，第一NMOS管和第三NMOS管关闭，此时第一NMOS管的源极处电势为正，但第一NMOS管的栅源电压和体源电压均为负，由此第NMOS管使得晶体管的有效阈值电压增大，从而减小了漏电流，很大程度上降低了保存低电平时的静态功耗，由此本发明的D锁存器功耗较低，且输出稳定，鲁棒性较好。

附图说明

图1为现有的传统的传输门D锁存器的电路图；

图2为现有的直接交叉耦合D锁存器的电路图；

图3为本发明的反馈型D锁存器的电路图；

图4为本发明的反馈型D锁存器的反相器的电路图；

具体实施方式

以下结合附图实施例对本发明作进一步详细描述。

实施例一：如图3所示，一种反馈型D锁存器，包括反相器T1、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第一PMOS管P1、第二PMOS管P2和第三PMOS管P3；第一PMOS管P1的源极和第二PMOS管P2的源极分别接入电源，第一PMOS管P1的漏极、第二PMOS管P2的栅极、第一NMOS管N1的漏极和第二NMOS管N2的栅极连接且其连接端为反馈型D锁存器的输出端，第一PMOS管P1的栅极、第一NMOS管N1的栅极、第二PMOS管P2的漏极、第二NMOS管N2的漏极、第三NMOS管N3的栅极、第三PMOS管P3的漏极和第五NMOS管N5的漏极连接，第一NMOS管N1的源极、第二NMOS管N2的源极和第三NMOS管N3的漏极连接，第三NMOS管N3的源极接地，第四NMOS管N4的漏极和第五NMOS管N5的源极连接，第四NMOS管N4的栅极和第五NMOS管N5的栅极连接且其连接端为反馈型D锁存器的时钟端，反馈型D锁存器的时钟端接入时钟信号clk，反相器T1的输入端为反馈型D锁存器的输入端，反相器T1的输出端、第四NMOS管N4的源极和第三PMOS管P3的源极连接，第三PMOS管P3的栅极为反馈型D锁存器的反相时钟输入端，反馈型D锁存器的反相时钟输入端接入时钟信号clk的反相信号clkb。

实施例二：如图3所示，一种反馈型D锁存器，包括反相器T1、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第一PMOS管P1、第二PMOS管P2和第三PMOS管P3；第一PMOS管P1的源极和第二PMOS管P2的源极分别接入电源，第一PMOS管P1的漏极、第二PMOS管P2的栅极、第一NMOS管N1的漏极和第二NMOS管N2的栅极连接且其连接端为反馈型D锁存器的输出端，第一PMOS管P1的栅极、第一NMOS管N1的栅极、第二PMOS管P2的漏极、第二NMOS管N2的漏极、第三NMOS管N3的栅极、第三PMOS管P3的漏极和第五NMOS管N5的漏极连接，第一NMOS管N1的源极、第二NMOS管N2的源极和第三NMOS管N3的漏极连接，第三NMOS管N3的源极接地，第四NMOS管N4的漏极和第五NMOS管N5的源极连接，第四NMOS管N4的栅极和第五NMOS管N5的栅极连接且其连接端为反馈型D锁存器的时钟端，反馈型D锁存器的时钟端接入时钟信号clk，反相器T1的输入端为反馈型D锁存器的输入端，反相器T1的输出端、第四NMOS管N4的源极和第三PMOS管P3的源极连接，第三PMOS管P3的栅极为反馈型D锁存器的反相时钟输入端，反馈型D锁存器的反相时钟输入端接入时钟信号clk的反相信号clkb。

如图4所示，本实施例中，反相器T1包括第四PMOS管P4和第六NMOS管N6；第四PMOS管P4的源极接入电源，第四PMOS管P4的漏极和第六NMOS管N6的漏极连接且其连接端为反相器T1的输出端，第四PMOS管P4的栅极和第六NMOS管N6的栅极连接且其连接端为反相器T1的输入端，第六NMOS管N6的源极接地。

本发明中，第四NMOS管N4和第五NMOS管N5构成一个传输门，第一PMOS管P1、第一NMOS管N1、第二PMOS管P2和第二NMOS管N2构成交叉耦合反相器，第一PMOS管P1和第一NMOS管N1为叉耦合反相器中的第一个反相器，第二PMOS管P2和第二NMOS管N2为叉耦合反相器中的第二个反相器。当时钟信号clk为高电平时，本发明的D锁存器为透明模式，传输门导通，输出信号经过反相器T1和传输门到达第一PMOS管P1的栅极、第一NMOS管N1的栅极、第二PMOS管P2的漏极、第二NMOS管N2的漏极、第三NMOS管N3的栅极、第三PMOS管P3的漏极和第五NMOS管N5的漏极的连接端(Qb端)，再经过交叉耦合反相器从D锁存器的输出端(Q端)输出。当时钟信号clk为低电平时，本发明的D锁存器为睡眠模式，传输门关闭，输出信号保持在一个稳定状态。当D锁存器保存高电平时，Qb端为低电平，在Qb端由低电平变高电平的过程中，第一NMOS管N1和第三NMOS管N3导通，第一PMOS管P1此时还未关闭，第一PMOS管P1，第一NMOS管N1和第三NMOS管N3构成有比电路，由于第三NMOS管N3的存在，短路电流降低，动态功耗降低。另外本发明中第四NMOS管N4和第五NMOS管N5是采用NMOS堆栈技术构成的传输门，通过该传输门的漏电流会减小，功耗会降低，同时，第四NMOS管N4和第五NMOS管N5的堆栈结构也使得D锁存器的鲁棒性提高了。

为了比较本发明的反馈型D锁存器与传统的传输门D锁存器和直接交叉耦合锁存器的性能特点，我们在45nm工艺下，使用电路仿真工具Hspice对3种电路结构进行了仿真比较分析。1V电压下三种锁存器功耗的对比数据如表1所示。

表1

在0.6V低电压下，同样尺寸的直接交叉耦合D锁存器已不能正常工作，故将直接交叉耦合D锁存器输入到传输门之间的反相器尺寸增大，然后将三种锁存器的功耗仿真比较分析，在输入信号频率为5MHZ，时钟频率为1.25MHZ的频率下测静态功耗，在输入信号频率为5MHZ，时钟频率为100MHZ的频率下测动态功耗。0.6V电压下三种锁存器功耗的对比数据如表2所示。

表2

分析表1和表2可以看出，本发明的反馈型D锁存器在1V电压下有较低的静态功耗，在0.6V的低电压下，本发明的反馈型D锁存器与传统的传输门D锁存器相比静态功耗降低了9％，动态功耗降低了6.2％，与直接交叉耦合锁存器相比静态功耗降低了53％，动态功耗降低了88.2％。

D锁存器延时性能主要包括：建立时间、保持时间和传输延迟时间。建立时间：指输入信号应先于时钟信号到达的时间t_su。保持时间：为保证D锁存器可靠的翻转，时钟信号以后输入信号需要保持一定时间，用t_hold表示。传输延迟时间：指从时钟信号的边沿开始到输出端新状态稳定地建立起来所需时间，上升传播延时t_c-q(l-h)和下降传播延时t_c-q(h-l)。由此，D锁存器的延时可以表示为:t_d-q＝Max[t_su+t_c-q(l-h)+t_c-q(h-l)]

在0.6V电压,20MHZ时钟频率，5MHZ输入信号频率下用HSPICE对三种锁存器的延时性能进行仿真测试，其结果如表3所示。

表3

由仿真结果可知，本发明的D锁存器的延时比传输门D锁存器延时增加了27％，比直接交叉耦合锁存器的延时减少了80.2％。