低功耗逻辑家族的制作方法

在电池供电和能源获取联网设备领域，特别是在采集器中，处理系统的功率消耗是极其重要的。在数字电路中，功率消耗在泄漏和开关操作中，其中，泄漏通常在低功耗的系统中占主导地位。在W.Lim等人的“具有动态泄漏抑制逻辑的无电池Sub-nW Cortex-M0+处理器”，IEEE ISSCC，第146-148页，2015年2月，介绍了一种极低电源电压的逻辑配置，其中特别关注泄漏电流最小化。逻辑家族逆变器如图1所示。该逻辑的运行速度大约为100Hz的，它的设计逻辑是不直接的，每门都有超过两个输入。

在仅有PMOS型设备可用的印刷电子领域中已经开发了一种特殊的pmo专用逻辑。在这种逻辑中，通常用CMOS里的NMOS晶体管实现的下拉路径已被单个晶体管替代，而这个晶体管与输出的下拉晶体管的门是连接在一起的。这是在S.De Vusser,J.Genoe和P.Heremans的报告中，“晶体管参数对有机数字电路噪音边缘的影响”，在电子设备IEEE Trans，第53卷，第601-610页，2006年4月，如图2所示。在这种类型的排列中值得注意的是，下拉PMOS为耗尽模式类型，而在传统的CMOS工艺中，NMOS和PMOS都是增强模式晶体管。作为下拉器件连接的耗尽型晶体管在工作期间吸收大量的电流。而且，由于印刷晶体管的匹配与批量CMOS相比是非常糟糕的，所以建立堆叠的逻辑门不是直接的，特别是在没有特别注意每个单独的晶体管的体电压的情况下。

本发明的目的是为了提高逻辑的运行速度，与图1中所示的逻辑相比，它同时保持了低泄漏量的优点。此外，新逻辑家族的操作速度和相关的泄漏可以通过使用向前或向后的体偏置来调整，其中还可以适应过程和温度变化的影响。

概要

新逻辑家族背后的主要概念是将PMOS(NMOS)晶体管的泄漏电流用于下拉(pull-up)装置和用于上拉(pull-down)结构的常规排列。根据本发明实现的逆变器如图3所示，其中两个晶体管都是在散装CMOS增强型PMOS晶体管中实现的。VDD的典型值是特定于工艺的，但数量级约为几百毫伏。门的速度和泄漏控制可以通过控制设备的体偏置来调节。尽管在图3中，两个晶体管都是在相同的n-well中实现的，并且具有相同的体偏差控制电压，但是其他排列也是可能的，例如对下拉和下拉晶体管有一个单独的控制。根据图3所示，当逆变器输入(IN)的电压处于VDD时，拉升式晶体管与其相关的泄漏电流断开。为了使下拉式晶体管M2能够拉低输出(OUT)处的输出电压，M1的源极和门在VDD处的漏电流必须低于M2的漏电流。为了使逻辑输出在同一逻辑家族内驱动下一级输入为低电平，输出必须满足不完全是GND，但是足够低以使驱动的上拉式晶体管能够将下一个门的输出拉高。下拉路径和上拉路径的相应泄漏电流电平可以通过晶体管的高宽比(晶体管宽度(W)除以晶体管长度(L))来相应地设计。在典型情况下，下拉装置的纵横比显着大于上拉装置的相应比例。当图3中的逆变器的输入为低电平时，根据前面的描述意味着足够低，上拉晶体管M1导通并且具有比下拉的漏电流更强的导通电流，输出被拉动到VDD，或者在某些情况下足够接近VDD，以便随后的门根据对上拉装置的描述进行操作，与下拉晶体管相比具有更低的泄漏电流。

逆变器仅仅不引入计算结构，就如一个NAND或一个NOR门那样。简单的逆变器可以通过串联多个上拉装置而扩展为NOR门，同时为单个PMOS晶体管留下下拉。如图4所示，图4为具有两个上拉晶体管M1和M2以及下拉晶体管M3。在这种情况下，由于堆叠晶体管的泄漏通常小于具有相同纵横比的相应单个晶体管的泄漏，所以在堆叠结构中，根据本发明，堆叠器件的纵横比可以变得更大，通常意味着晶体管的长度可以缩短，晶体管的面积也可以缩小。这从引入的加载效果的观点来看是有益的，其中较小的晶体管的充电和放电更快且需要更少的功率。如图5所示，通过并联连接多个上拉晶体管，可以容易地从基本的逆变器中构建NAND门，其中晶体管M1和M2分别可以将输出节点拉得很高。在这种情况下，由于每个并行分支导致的总拉升泄漏必须低于下拉泄漏，通过增加更多的并行分支，通常需要降低拉升设备的纵横比。对于经验丰富的专家来说，同样的方法也可以使用串联和并联晶体管的组合来实现更复杂的逻辑功能。此外，由于上拉晶体管和下拉晶体管都经历相同的实现的工艺参数条件，其中的泄漏水平彼此相关，并且仅经历了局部装置的失配，所以与现有技术相比，该结构可以包括具有两个以上串联晶体管的上拉结构，从而扩展了用于更宽的逻辑功能的可能性。

附图说明

图1为现有技术的逆变器。

图2为从耗尽模式PMOS作为下拉器件的印刷电子设备的连接。

图3为由两个增强型PMOS晶体管实现的的逆变器。借助此图解释上拉和下拉操作。为了清楚起见，未显示基板连接。

图4为基于本发明的NOR门。为清晰起见，未显示基板连接。

图5为基于本发明的NAND门。为清晰起见，未显示基板连接。

具体实施方式

这项发明与用两个或更多的输入实现布尔函数的数字门的构建有关，其中上拉和下拉装置都是相同类型的。在全PMOS实现的情况下，下拉是通过一个PMOS晶体管实现的，其门和源极连接到输出，而上拉则通过实现实际布尔函数的布局来实现。如果没有构建上拉路径，即没有从电源到输出的上拉路径导通，则逻辑门的输出由下拉器件拉低。为了使下拉装置拉低输出，相关下拉装置的泄漏电流必须大于拉升网络的总泄漏电流。下拉和下拉分支的相对泄漏电流水平取决于相应晶体管的纵横比。在图3的操作原理的示例性说明中，展示出了逆变器，其中晶体管M1是上拉设备，晶体管M2是下拉设备。在一个具有130nm CMOS技术的例子中，当电源电压为0.2伏特时，拉升式晶体管的W/L比为(0.25微米/1微米)，而下拉晶体管的W/L比为(1微米/0.3微米)。典型的泄漏电流水平是很少的或更少的。在本发明的一个优选的具体实例中，所有晶体管都位于相同的n-well中，其中阱的电压在图3中是V_WELL。其中well的电压在图3中是V_WELL。通过降低电压V_WELL，门的运行速度更快，同时也消耗了更多的能量，而通过增加电压V_WELL，门的运行速度较慢。由于130nm CMOS和室温下的逻辑的固有运行速度1,000至10,000Hz的数量级，因此可以使用降低体电压的方法。例如，当V_WELL在GND以及VDD在0.2V的室温下，我们很容易就能够实现100,000Hz的工作速率。调节体偏置的更典型要求是因为晶体管的驱动能力取决于温度条件。在某些长宽比例中，假设系统的温度为0摄氏度，如果不将机体水平降低至诸如GND这样的条件，则可能根本无法操作。在这种情况下，由正电源和n-well的PMOS晶体管源极形成的二极管为正向偏置，但在不导通的情况下，正向偏置对于二极管仍然可以接受。在温度范围的其他范围内，就更好理解了，比如在100摄氏度这样的热环境中，晶体管的泄漏电流将大幅增加。我们可将V_WELL的电压增加至比如0.4V这样的条件，以补偿泄漏和功率消耗的增加，实现逻辑泄漏的有效降低，同时为主要任务提供足够高的速度。专家们很清楚，仅用NMOS晶体管即可实现类似的基本功能，其中一个NMOS晶体管的源极和门与输出端相连，作为拉升装置。如果NMOS结构的体电压可以根据较低的电源电压进行调整，那么类似的控制和补偿方法也可以用于NMOS逻辑。

根据本发明，逻辑输出和低电源电压之间根据上面描述连接的逻辑实现中仅有一个下拉装置，而有两个或更多的上拉装置与用于实现目标布尔函数的下拉装置相同。图4和图5给出了NOR和NAND的实例，其中对于两个输入NAND门，典型的W/L比为(0.25微米/0.7微米)，对于两个具有下拉晶体管纵横比(1微米/0.3微米)的输入NAND门和在参考GND的电平0.2v的电源电压VDD，通常为(0.25微米/1.5微米)。NOR和NAND型操作也可以组合起来，以在每个分支中包含多个具有一个或多个上拉晶体管的并联上拉分支。每个并行分支也可以在上拉路径中的某个地方分支到更多上拉分支，从而通过一个下拉装置实现复杂的布尔函数。由于在同一芯片上相同类型的MOS晶体管的相对匹配是相当高的，并且由于上拉和下拉都是由相同类型的MOS晶体管实现的，所以尽管晶圆片的参数变化，但拉升和拉下的强度是相互关联的。这允许在每个上拉支路中有多于两个的堆叠的上拉晶体管，这是与现有技术的解决方案相比的一个优点，其在实践中(由于可靠性问题)提供了在上拉或下拉支路中仅具有两个堆叠的晶体管的逻辑门的可能性。