用于根据数据电压电平缓冲数据的反比电压延迟缓冲器的制作方法

本申请案主张在2015年9月24日提出申请且标题为“用于根据数据电压电平缓冲数据的反比电压延迟缓冲器(INVERSELY PROPORTIONAL VOLTAGE-DELAY BUFFERS FOR BUFFERING DATA ACCORDING TO DATA VOLTAGE LEVELS)”的序号为14/863,710的美国专利申请案的优先权，所述美国专利申请案的内容以全文引用的方式并入本文中。

技术领域

本发明的技术大体来说涉及数据缓冲器，且特定来说涉及此些数据缓冲器的缓冲时间。

背景技术：

设计有数字逻辑的集成电路(IC)包含借以可发射数据的多个逻辑路径。每一逻辑路径具有对应延迟，使得在延迟之后在既定目的地处接收经由特定逻辑路径发射的数据。对应于特定逻辑路径的总延迟可包含至少两种类型延迟，电阻器-电容器(RC)延迟及栅极延迟。RC延迟归因于例如借以发射数据的导线的逻辑路径内的金属组件的电阻及电容性质。显著地，逻辑路径的RC延迟跨越所发射数据的多个电压电平保持恒定，这是因为逻辑路径的电阻及电容性质不随电压的变化而改变。另外，逻辑路径的栅极延迟基于逻辑路径内的逻辑门的数目，以及每一逻辑门的切换速度。因此，逻辑路径的栅极延迟可在逻辑门由于较低输入电压而更缓慢切换的情况下增加，且可在逻辑门由于较高输入电压更快速切换的情况下减少。

显著地，IC内的每一逻辑路径可具有受逻辑路径的延迟影响的相关联时序目标。举例来说，逻辑路径的延迟可致使数据在时序上过早到达目的地，因此在IC中产生逻辑误差。逻辑路径的时序可经变更以有助于逻辑路径及IC实现相关联时序目标以便避免逻辑误差。变更逻辑路径的时序的一种方式为通过将缓冲器插入到逻辑路径中使得缓冲器提供额外延迟。举例来说，如果逻辑路径具有致使数据过早一定数目个时钟周期到达目的地的争用情况，那么可将一或多个缓冲器插入到逻辑路径中使得将数据在所要时间提供到目的地。

尽管将缓冲器插入至逻辑路径中可允许逻辑路径在所提供数据具有特定电压时实现时序目标，但逻辑路径可能在以其它电压提供数据时未能实现时序目标。举例来说，较高电压下的逻辑路径的延迟可主要归因于RC延迟。上述情形由于较高电压致使逻辑路径内的逻辑门更快速切换而为真，因此减少与逻辑路径相关联的栅极延迟。替代地，较低电压下的逻辑路径的延迟可主要归因于栅极延迟。上述情形由于较低电压致使逻辑路径内的逻辑门更缓慢切换而为真，因此增加与逻辑路径相关联的栅极延迟。因此，由于逻辑路径的延迟可跨越较高及较低电压而变化，插入用以在一个电压下实现时序目标的缓冲器不能在另一电压下实现时序目标。因此，采用可用于跨越多个电压电平实现IC中的逻辑路径的时序目标的缓冲器将为有利的。

技术实现要素：

详细描述中所揭示的方面包含用于根据数据电压电平缓冲数据的反比电压延迟缓冲器。在一个方面中，反比电压延迟缓冲器经配置以缓冲数据信号达与数据信号的电压电平成反比的时间量。举例来说，反比电压延迟缓冲器可保持较高电压数据信号达较短延迟，但保持较低电压数据信号达较大延迟。为提供与电压电平成反比的延迟，反比电压延迟缓冲器包含反相电路及通路电路。反相电路经配置以生成与数据信号逻辑相反的控制信号。明显地，控制信号以与数据信号的电压电平成比例的速率跃迁。所述通路电路经配置以在所述数据信号及所述控制信号具有相同逻辑状态时生成所述数据信号的弱逻辑状态。换句话说，通路电路经配置以在数据信号跃迁到另一逻辑状态时但在控制信号跃迁到数据信号的相反逻辑状态之前生成弱逻辑状态。显著地，基于较低电压数据信号的弱逻辑状态不能够触发逻辑路径的下一阶段。此外，通路电路经配置以在数据信号及控制信号具有相对逻辑状态时生成数据信号的强逻辑状态。换句话说，通路电路经配置以在反相电路具有时间生成为数据信号的相反逻辑状态的控制信号之后生成强逻辑状态。较低或较高电压数据信号的强逻辑状态能够触发逻辑路径中的下一阶段。由于控制信号跃迁速率与数据信号的电压电平成比例，因此数据信号根据此些电压电平经缓冲时间量。因此，反比电压延迟缓冲器可用于跨越多个电压电平实现IC中的逻辑路径的时序目标。

就此来说，在一个方面中，揭示反比电压延迟缓冲器。反比电压延迟缓冲器包括经配置以生成具有数据输入信号的相反逻辑状态的控制信号的反相电路，其中控制信号的跃迁速率与数据输入信号的电压电平成比例。反比电压延迟缓冲器进一步包括通路电路。通路电路包括第一通路装置。第一通路装置经配置以响应于数据输入信号及控制信号具有第一逻辑状态而生成具有数据输入信号的弱逻辑状态的数据输出信号。第一通路装置经进一步配置以响应于控制信号具有第一逻辑状态且数据输入信号具有第二逻辑状态而生成具有数据输入信号的强逻辑状态的数据输出信号，其中第二逻辑状态与第一逻辑状态相反。通路电路进一步包括第二通路装置。第二通路装置经配置以响应于数据输入信号及控制信号具有第二逻辑状态而生成具有数据输入信号的弱逻辑状态的数据输出信号。第二通路装置经进一步配置以响应于控制信号具有第二逻辑状态且数据输入信号具有第一逻辑状态而生成具有数据输入信号的强逻辑状态的数据输出信号。

在另一方面中，揭示反比电压延迟缓冲器。反比电压延迟缓冲器包括用于生成具有数据输入信号的相反逻辑状态的控制信号的装置，其中控制信号的跃迁速率与数据输入信号的电压电平成比例。反比电压延迟缓冲器进一步包括用于响应于数据输入信号及控制信号具有第一逻辑状态而生成具有数据输入信号的弱逻辑状态的数据输出信号的装置。反比电压延迟缓冲器进一步包括用于响应于控制信号具有第一逻辑状态且数据输入信号具有第二逻辑状态而生成具有数据输入信号的强逻辑状态的数据输出信号的装置，其中第二逻辑状态与第一逻辑状态相反。反比电压延迟缓冲器进一步包括用于响应于数据输入信号及控制信号具有第二逻辑状态而生成具有数据输入信号的弱逻辑状态的数据输出信号的装置。反比电压延迟缓冲器进一步包括用于响应于控制信号具有第二逻辑状态且数据输入信号具有第一逻辑状态而生成具有数据输入信号的强逻辑状态的数据输出信号的装置。

在另一方面中，揭示用于缓冲数据输入信号达与数据输入信号的电压电平成反比的时间量。方法包括生成具有数据输入信号的相反逻辑状态的控制信号，其中控制信号的跃迁速率与数据输入信号的电压电平成比例。方法进一步包括响应于数据输入信号及控制信号具有第一逻辑状态而生成具有数据输入信号的弱逻辑状态的数据输出信号。方法进一步包括响应于控制信号具有第一逻辑状态且数据输入信号具有第二逻辑状态而生成具有数据输入信号的强逻辑状态的数据输出信号，其中第二逻辑状态与第一逻辑状态相反。方法进一步包括响应于数据输入信号及控制信号具有第二逻辑状态而生成具有数据输入信号的弱逻辑状态的数据输出信号。方法进一步包括响应于控制信号具有第二逻辑状态且数据输入信号具有第一逻辑状态而生成具有数据输入信号的强逻辑状态的数据输出信号。

在另一方面中，揭示反比电压延迟缓冲器。反比电压延迟缓冲器包括经配置以生成具有数据输入信号的相反逻辑状态的控制信号的反相器，其中控制信号的跃迁速率与数据输入信号的电压电平成比例。反比电压延迟缓冲器进一步包括通路门。通路门包括p型金属氧化物半导体(PMOS)晶体管。PMOS晶体管包括经配置以接收控制信号的栅极、经配置以接收数据输入信号的源极及经配置以提供数据输出信号的漏极。通路门进一步包括n类型金属氧化物半导体(NMOS)晶体管。NMOS晶体管包括经配置以接收控制信号的栅极、经配置以接收数据输入信号的源极及经配置以提供数据输出信号的漏极。

附图说明

图1A为经配置以缓冲数据输入信号达与数据输入信号的电压电平成反比的时间量的示范性反比电压延迟缓冲器的电路图；

图1B为图1A中的反比电压延迟缓冲器的逻辑图；

图2为说明响应于数据输入信号的跃迁的图1A的反比电压延迟缓冲器的信号的示范性时序的时序图；

图3为由图1A的反比电压延迟缓冲器用于缓冲数据输入信号达与数据输入信号的电压电平成反比的示范性过程的流程图；

图4为出于驱动强度目的包含输入及输出反相器的另一反比电压延迟缓冲器的逻辑图；

图5为包含用于特定来说在数据输入信号的较低电压电平下增加延迟的额外反相器的另一反比电压延迟缓冲器的逻辑图；

图6为说明响应于数据输入信号的跃迁的图5的反比电压延迟缓冲器的信号的示范性时序的时序图；

图7为接收来自逻辑门的数据输入信号且将数据输出信号提供到另一逻辑门的另一反比电压延迟缓冲器的逻辑图；及

图8为图1A、1B、4、5或7中的反比电压延迟缓冲器的示范性基于处理器的系统的框图。

具体实施方式

现在参考图式图，描述本发明的数个示范性方面。措词“示范性”在本文中用于意指“用作实例、例子或说明”。本文中描述为“示范性”的任一方面未必解释为比其它方面较佳或有利。

图1A为经配置以缓冲数据输入信号102达与数据输入信号102的电压电平成反比的时间量的示范性反比电压延迟缓冲器100的电路图。作为非限制性实例，反比电压延迟缓冲器100可保持具有较高电压电平的数据输入信号102达较短延迟，但保持具有较低电压电平的数据输入信号102达较长延迟。为以此方式提供与电压电平成反比的延迟，反比电压延迟缓冲器100包含反相电路104及通路电路106。反相电路104经配置以生成具有数据输入信号102的相反逻辑状态的控制信号108。显著地，控制信号108以与数据输入信号102的电压电平成比例的速率跃迁。

继续参考图1A，通路电路106经配置以在数据输入信号102及控制信号108具有相同逻辑状态时生成具有数据输入信号102的弱逻辑状态的数据输出信号110。换句话说，通路电路106经配置以在数据输入信号102跃迁到另一逻辑状态时但在控制信号108跃迁到数据输入信号102的相反逻辑状态之前生成具有弱逻辑状态的数据输出信号110。此外，通路电路106经配置以在数据输入信号102及控制信号108具有相反逻辑状态时生成具有数据输入信号102的强逻辑状态的数据输出信号110。换句话说，通路电路106经配置以在反相电路104具有用以生成为数据输入信号102的相反逻辑状态的控制信号108的时间之后生成强逻辑状态。显著地，较低或较高电压数据输入信号102的强逻辑状态能够触发逻辑路径中的下一阶段。

继续参考图1A，为如上文所描述生成数据输出信号10，通路电路106包含第一通路装置112及第二通路装置114。第一通路装置112经配置以响应于数据输入信号102及控制信号108具有第一逻辑状态而生成具有数据输入信号102的弱逻辑状态的数据输出信号110。相反地，第二通路装置114经配置以响应于数据输入信号102及控制信号108具有第二逻辑状态而生成具有弱逻辑状态的数据输出信号110，其中第二逻辑状态与第一逻辑状态相反。显著地，基于具有较低电压电平的数据输入信号102的弱逻辑状态不能够触发逻辑路径的下一阶段。

此外，第一通路装置112经配置以响应于控制信号108具有第一逻辑状态且数据输入信号102具有第二逻辑状态而生成具有数据输入信号102的强逻辑状态的数据输出信号110。第二通路装置114经进一步配置以响应于控制信号108具有第二逻辑状态且数据输入信号102具有第一逻辑状态而生成具有数据输入信号102的强逻辑状态的数据输出信号110。重要地，较低或较高电压数据信号102的强逻辑状态能够触发逻辑路径中的下一阶段。由于控制信号108的跃迁速率与数据输入信号102的电压电平成比例，因此根据此些电压电平缓冲数据输入信号102达时间量。因此，反比电压延迟缓冲器100可用于跨越多个电压电平实现集成电路(IC)中的逻辑路径的时序目标。

继续参考图1A，现在描述反比电压延迟缓冲器100的示范性方面。在此实例中，采用使用p型金属氧化物半导体(PMOS)晶体管的第一通路装置112(本文中也被称作为“PMOS晶体管112”)，而采用使用n型金属氧化物半导体(NMOS)晶体管的第二通路装置114(本文中也被称作为“NMOS晶体管114”)。PMOS晶体管112的源极(S)电耦合到NMOS晶体管114的源极(S)，且每一源极(S)经配置以接收数据输入信号102。此外，PMOS晶体管112的漏极(D)电耦合到NMOS晶体管114的漏极(D)，且每一漏极(D)经配置以提供数据输出信号110。PMOS晶体管112的栅极(G)及NMOS晶体管114的栅极(G)各自经配置以接收控制信号108。显著地，在以此方式采用PMOS晶体管112及NMOS晶体管114时，通路电路106也可被称作为通路门(本文中也被称作为“通路门”)106。另外，在此实例中，采用使用反相器的反相电路104(本文中也被称作为“反相器104”)。反相器104包含电耦合到NMOS晶体管118的PMOS晶体管116。为提供进一步说明，图1B说明此实例中包含使用通路门的通路电路106及使用反相器的反相电路104的反比电压延迟缓冲器100的逻辑图。

如下文更详细描述，反比电压延迟缓冲器100利用通路电路106的PMOS晶体管112及NMOS晶体管114的装置物理造成的弱及强逻辑状态。以此方式，在激活PMOS晶体管112时，PMOS晶体管112经配置以在将逻辑高‘1’状态提供到源极(S)时在漏极(D)上生成强逻辑高‘1’状态，且在将逻辑低‘0’状态提供到源极(S)时在漏极(D)上生成弱逻辑低‘0’状态。作为非限制性实例，PMOS晶体管112具有等于-0.2伏特(V)的阈值电压(V_T)。如果将0V提供到PMOS晶体管112的源极(S)，那么在激活栅极(G)时，PMOS晶体管112生成等于0.2V(例如，0V+0.2V＝0.2V)的漏极电压(V_D)，其为若逻辑低‘0’状态。如果将1.0V提供到PMOS晶体管112的源极(S)，那么在激活栅极(G)时，PMOS晶体管112生成等于1.0V的V_D，其为强逻辑高‘1’状态。

另外，在激活NMOS晶体管114时，NMOS晶体管114经配置以在将逻辑低‘0’状态提供到源极(S)时在漏极(D)上生成强逻辑低‘0’状态，且在将逻辑高‘1’状态提供到源极(S)时在漏极(D)上生成弱逻辑高‘1’状态。作为非限制性实例，NMOS晶体管114具有等于0.2V的V_T。如果将1.0V提供到NMOS晶体管114的源极(S)，那么在激活栅极(G)时，NMOS晶体管114生成等于0.8V(例如，1.0V–0.2V＝0.8V)的V_D，其为弱逻辑高‘1’状态。如果将0V提供到NMOS晶体管114的源极(S)，那么在激活栅极(G)时，NMOS晶体管114生成等于0V的V_D，其为强逻辑低‘0’状态。

就此来说，图2提供说明响应于数据输入信号102的跃迁的图1A中的反比电压延迟缓冲器100的信号的示范性时序的时序图200。在此实例中，第一逻辑状态等效于逻辑低‘0’状态，且第二逻辑状态等效于逻辑高‘1’状态。此外，在此实例中，NMOS晶体管114的V_T经假定为0.2V，而PMOS晶体管112的V_T经假定为-0.2V。此外，较高电压电平的数据输入信号102经假定为1.0V，而较低电压电平的数据输入信号102经假定为0.3V。

继续参考图2，在时间t₀处，数据输入信号102及数据输出信号110两者具有逻辑低‘0’状态，而控制信号108具有逻辑高‘1’状态。因此，在时间t₀处，NMOS晶体管114是通过控制信号108的逻辑高‘1’状态激活使得通路门106生成具有数据输入信号102的逻辑低‘0’状态(例如，0V)的数据输出信号110。在时间t₁处，数据输入信号102跃迁到逻辑高‘1’状态(箭头202)。由于控制信号108在时间t₂处具有逻辑高‘1’状态，NMOS晶体管114保持激活，且因此NMOS晶体管114生成在t₂处具有数据输入信号102的弱逻辑高‘1’状态(箭头204)的数据输出信号110。举例来说，如果数据输入信号102具有1.0V的较高的电压电平，那么数据输出信号110在t₂处具有等于0.8V(例如，1.0V–0.2V＝0.8V)的弱逻辑高‘1’状态。显著地，等于0.8V的弱逻辑高‘1’状态可足够高以允许数据输出信号110触发逻辑通路中的下一阶段。另一方面，如果数据输入信号102具有0.3V的较低电压电平，那么数据输出信号110在t₂处具有等于0.1V的弱逻辑高‘1’状态(例如，0.3V–0.2V＝0.1V)，其不足够高以允许数据输出信号110触发逻辑路径的下一阶段。

继续参考图2，在时间t₃处，反相器104响应于数据输入信号102具有逻辑高‘1’状态而生成具有逻辑低‘0’状态(箭头206)的控制信号108。显著地，由于控制信号108的跃迁速率与数据输入信号102的电压电平成比例，从t₁处跃迁的数据输入信号102直到t₃处的控制信号108的延迟208与数据输入信号102的电压电平成反比。换句话说，数据输入信号102的较高电压电平由于反相器104的较快速切换而导致具有较短持续时间的延迟208，而数据输入信号102的较低电压电平由于反相器104的较慢切换而导致具有较长持续时间的延迟208。此外，时间t₃处的控制信号108的的逻辑低‘0’状态激活PMOS晶体管112及去激活NMOS晶体管114。响应于激活PMOS晶体管112，生成在t₄处具有数据输入信号102的强逻辑高‘1’状态(箭头210)的数据输出信号110。举例来说，如果数据输入信号102具有1.0V的较高的电压电平，那么数据输出信号110在t₄处具有等于1.0V的强逻辑高‘1’状态。另一方面，如果数据输入信号102具有0.3V的较低的电压电平，那么数据输出信号110在t₄处具有等于0.3V的强逻辑高‘1’状态。显著地，1.0V或0.3V的强逻辑高‘1’状态足够高以允许数据输出信号110触发逻辑通路中的下一阶段。

因此，如由上文关于图2所描述实例所说明，图1A中的反比电压延迟缓冲器100经配置以缓冲数据输入信号102达与数据输入信号102的电压电平成反比的时间量。举例来说，如果数据输入信号102具有较低电压电平，那么时间t₂处数据输出信号110的弱逻辑高‘1’状态不足够高以触发逻辑路径的下一阶段。然而，当数据输入信号102具有较低电压电平时，一旦数据输出信号110在时间t₄处达到强逻辑高‘1’状态，数据输出信号110足够高以触发逻辑路径的下一阶段。由于数据输入信号102的较低电压电平致使延迟208具有较长持续时间，因此数据输出信号110由于数据输入信号102的较低电压电平而经延迟达到强逻辑高‘1’状态。相反地，如果数据输入信号102具有较高电压电平，那么时间t₂处的数据输出信号110的弱逻辑高‘1’状态可能足够高以触发逻辑路径的下一阶段。然而，即使数据输出信号110的弱逻辑高‘1’状态在t₂处不足够高，但一旦数据输出信号110在t₄处达到强逻辑高‘1’状态，数据输出信号110足够高以触发逻辑路径的下一状态。此外，由于数据输入信号102的较高电压电平致使延迟208具有较短持续时间，因此与在数据输入信号102具有较低电压电平相比，数据输出信号110更快速地达到强逻辑高‘1’状态。因此，图1A中的反比电压延迟缓冲器100可用于跨越多个电压电平实现IC中的逻辑路径的时序目标。

继续参考图2，现在描述在数据输入信号102的图1A中的反比电压延迟缓冲器100的示范性信号的时序。就此来说，在时间t₅处，数据输入信号102跃迁至逻辑低‘0’状态(箭头212)。由于控制信号108在t₆处具有逻辑低‘0’状态，PMOS晶体管112保持激活，且因此生成在时间t₆具有数据输入信号102的弱逻辑低‘0’状态(箭头214)的数据输出信号110。举例来说，由于如先前所描述PMOS晶体管112的装置物理，数据输出信号110在时间t₆处具有等于0.2V(例如，0V+0.2V＝0.2V)的弱逻辑低‘0’状态。此外，在时间t₇处，反相器104响应于数据输入信号102具有逻辑低‘0’状态而生成具有逻辑高‘1’状态(箭头216)的控制信号108。数据输入信号102在时间t₅处跃迁直到控制信号108在时间t₇处跃迁之间的时间在本文中被描述为延迟218。控制信号108的逻辑高‘1’状态激活NMOS晶体管114且去激活PMOS晶体管112。响应于激活NMOS晶体管114，生成在时间t₈处具有数据输入信号102的强逻辑低‘0’状态(箭头220)的数据输出信号110。

就此来说，图3说明由图1A中的反比电压延迟缓冲器100采用来缓冲数据输入信号102达与数据输入信号102的电压电平成反比的时间量的示范性过程300。过程300包含生成具有数据输入信号102的相反逻辑状态的控制信号108(框302)。显著地，控制信号108的跃迁速率与数据输入信号102的电压电平成比例。过程300还包含响应于数据输入信号102及控制信号108具有第一逻辑状态而生成具有数据输入信号102的弱逻辑状态的数据输出信号110(框304)。此外，过程300包含响应于控制信号108具有第一逻辑状态且数据输入信号102具有第二逻辑状态而生成具有数据输入信号102的强逻辑状态的数据输出信号110(框306)。如上文所述，第二逻辑状态与第一逻辑状态相反。过程300还包含响应于数据输入信号102及控制信号108具有第二逻辑状态而生成具有数据输入信号的弱逻辑状态的数据输出信号110(框308)。此外，过程300包含响应于控制信号108具有第二逻辑状态且数据输入信号102具有第一逻辑状态而生成具有数据输入信号102的强逻辑状态的数据输出信号110(框310)。通过采用过程300，图1A中的反比电压延迟缓冲器100可用于跨越多个电压电平实现IC中的逻辑路径的时序目标。

如上文所述，图1A中的反比电压延迟缓冲器100的例子可安置在IC的各种逻辑路径中以实现时序目标。然而，图1A的反比电压延迟缓冲器100的例子安置于其中的特定逻辑路径的物理动态可影响提供到反比电压延迟缓冲器100或自反比电压延迟缓冲器100接收的数据的电压电平。以此方式，图4为出于驱动强度目的包含输入反相器402及输出反相器404的示范性反比电压延迟缓冲器400的逻辑图。反比电压延迟缓冲器400包含于图1A中的反比电压延迟缓冲器100一样的某些组件，所述组件经展示在图1A与图4之间具有共同元件编号，且因此本文中将不重新描述。在此实例中，输入反相器402经配置以接收来自逻辑路径的数据且生成数据输入信号102。此外，输入反相器402电耦合到反相电路104及通路电路106适度输入反相器402将数据输入信号102提供到反相电路104及通路电路106。输出反相器404电耦合到通路电路106，且经配置以接收数据输出信号110且生成关于逻辑路径的数据。以此方式，输入反相器402及输出反相器404增加提供至反比电压延迟缓冲器400且从反比电压延迟缓冲器400接收的数据驱动强度。

另外，具有对上文参考图2所描述的延迟208的持续时间的额外控制以便更容易以较低电压电平实现对一些逻辑路径的时序目标可为有帮助的。就此来说，图5为经配置以特定来说以数据输入信号102的较低电压电平增加延迟的额外反相器502(1)、502(2)的示范性反比电压延迟缓冲器500的逻辑图。反比电压延迟缓冲器500包含与图4中的反比电压延迟缓冲器400一样的某些组件，所述组件经展示在图4与5之间具有共同元件编号，且本文中将不重新描述。在此实例中，反相器502(1)、502(2)串联连接且经配置以将数据输入信号102提供到反相电路104。反相器502(1)、502(2)可特定来说以数据输入信号102的较低电压电平增加延迟，这是因为反相器502(1)、502(2)的切换速度在较低电压电平下较低且在较高电压电平下较快。此外，在此方面中，反相器502(1)、502(2)经安置在反相电路104内。然而，其它方面可实施于反相电路104分离的反相器502(1)、502(2)。显著地，在本文中所描述的方面中，可使用任何偶数数目(N)个反相器502(1)至502(N)以使得可基于所采用的反相器502(1)至502(N)的数目而更精确地控制由于反相器502(1)至502(N)所致的延迟的增加。因此，包含反相器502(1)至502(N)及反相器104的方面具有通常针对反相电路104及反相器502(1)到502(N)的相关联延迟的奇数数目(P)个反相器。

就此来说，图6提供说明响应于数据输入信号102的跃迁的图5中的反比电压延迟缓冲器500的信号的示范性时序的时序图600。时序图600包含与图2中的时序图200一样的某些跃迁，其经展示在图2与6之间具有共同元件编号，且因此本文中将不重新描述。以此方式，图5中的反比电压延迟缓冲器500中的反相器502(1)、502(2)的切换速度增加数据输入信号102在时间t₁处跃迁到逻辑高‘1’状态且控制信号108在时间t₃处跃迁到逻辑低‘0’状态之间的时间。换句话说，反相器502(1)、502(2)致使上文所描述跃迁之间的延迟208'。显著地，延迟208'由于通过反相器502(1)、502(2)添加的新增延迟而具有比图2中的时序图200中所描述的延迟长的持续时间。类似地，反相器502(1)、502(2)增加在数据输入信号102在时间t₅处跃迁到逻辑低‘0’状态与控制信号108在时间t₇处跃迁到逻辑高‘1’状态之间的时间，使得延迟218'具有比图2中的延迟218长的持续时间。因此，反相器502(1)、502(2)可用于增加图5中的反比电压延迟缓冲器500中的数据输入信号102在特定来说较低电压电平下的延迟。

显著地，例如图1、4或5中的反比电压延迟缓冲器100、400或500的反比电压延迟缓冲器的例子分别安置在其中的特定逻辑路径的电路特性可在变化的逻辑路径间大大不同。以此方式，图7为包含逻辑门702(例如，基于“与”的门702)及逻辑门704(例如，基于“非或”的门704)的示范性反比电压延迟缓冲器700的逻辑图。反比电压延迟缓冲器700包含于图5中的反比电压延迟缓冲器500一样的某些组件，所述组件经展示在图5与图7之间具有共同元件编号，且因此本文中将不重新描述。在此实例中，逻辑门702经配置以接收来自逻辑路径的数据且生成数据输入信号102。此外，逻辑门702电耦合到反相电路104及通路电路106适度逻辑门702将数据输入信号102提供到反相电路104及通路电路106。逻辑门704电耦合到通路电路106，且经配置以接收数据输出信号110且生成关于逻辑路径的数据。以此方式，逻辑门702及逻辑门704表示反比电压延迟缓冲器700可自其接收数据输入信号102或反比电压延迟缓冲器700可将数据输出信号110提供至其的示范性电路元件。

此外，本文中所描述的元件某时被称作为用于执行特定功能的装置。就此来说，反相电路104有时在本文中被称作为用于生成具有数据输入信号102的相反逻辑状态的控制信号108的装置。第一通路装置112有时在本文中被称作为用于响应于数据输入信号102及控制信号108具有第一逻辑状态而生成具有数据输入信号102的弱逻辑状态的数据输出信号110的装置。第一通路装置112有时在本文中也被称作为用于响应于控制信号108具有第一逻辑状态且数据输入信号102具有第二逻辑状态而生成具有数据输入信号102的强逻辑状态的数据输出信号110。第二通路装置114有时在本文中被称作为用于响应于数据输入信号102及控制信号108具有第二逻辑状态而生成具有数据输入信号102的弱逻辑状态的数据输出信号110的装置。第二通路装置114有时在本文中也被称作为用于响应于控制信号108具有第二逻辑状态且数据输入信号102具有第一逻辑状态而生成具有数据输入信号102的强逻辑状态的数据输出信号110。此外，图5中的反相器502(1)、502(2)有时在本文中被称作为用于延迟用于基于数据输入信号102而生成控制信号108的装置的装置。

根据本文中所揭示的方面的用于根据数据电压电平缓冲数据的反比电压延迟缓冲器可提供于或集成于任何基于处理器的装置中。实例但非限制包括机顶盒、娱乐单元、导航装置、通信装置、固定位置数据单元、移动位置数据单元、移动电话、蜂窝式电话、智能电话、平板、平板手机、计算机、便携式计算机、桌上型计算机、个人数字助理(PDA)、监视器、计算机监视器、电视、调谐器、无线电、卫星无线电、音乐播放器、数字音乐播放器、便携式音乐播放器、数字视频播放器、视频播放器、数字视频光碟(DVD)播放器、便携式数字视频播放器及汽车。

在此方面，图8说明可基于处理器的系统800的实例。显著地，与基于处理器的系统800有关的本文中所描述的任何元件可包含在图1A、1B、4、5及7中所说明的反比电压延迟缓冲器100、400、500及700中的任一者。在此实例中，基于处理器系统800包含一或多个中央处理单元(CPU)802，每一中央处理单元包含一或多个处理器804。CPU 802可具有耦合到处理器804用于快速存取暂时存储数据的高速缓冲存储器806。CPU 802耦合到系统总线808且可相互耦合包含在基于处理器的系统800的主控装置及从控装置。如众所周知，CPU 802通过经由系统总线808交换地址、控制及数据信息来与这些其它装置进行通信。举例来说，CPU 802可将总线事务请求传达到作为从控装置的实例的存储器控制器810。尽管图8中未说明，但可提供多个系统总线808，其中每一系统总线808构成不同组构。

其它主控装置及从控装置可连接到系统总线808。如图8中所说明，作为实例，这些装置可包含存储器系统812、一或多个输入装置814、一或多个输出装置816、一或多个网络接口装置818及一或多个显示控制器820。输入装置814可包含任何类型的输入装置，包含但不限于输入键、开关、语音处理器等。输出装置816可包含任何类型的输出装置，包含但不限于音频、视频、其它视觉指示器等。网路接口装置818可为经配置以允许交换往返网络822的数据的任何装置。网络822可为任何类型的网络，包含但不限于有线或无线网络、私用或公用网络、局域网(LAN)、无线局域网(WLAN)、广域网(WAN)、BLUETOOTH^TM网络及因特网。网络接口装置818可经配置以支持所要的任何类型的通信协议。存储器系统812可包含一或多个存储器单元824(1)到824(M)。

CPU 802还可经配置以经由系统总线808来接入显示控制器820以控制发送到一或多个显示器826的信息。显示控制器820将信息发送到显示器826以经由一或多个视频处理器828显示，所述一或多个视频处理器处理信息以将其显示成适于显示器826的格式。显示器826可包含任何类型的显示器，包含但不限于阴极射线管(CRT)、液晶显示器(LCD)、等离子显示器、发光二极管(LED)显示器等。

所属领域的技术人员将进一步了解，结合本文中所揭示的方面所描述的各种说明性逻辑块、模块、电路及算法可实施为电子硬件、存储于存储器中或另一计算机可读媒体中且由处理器或其它处理装置执行的指令，或两者的组合。作为实例，本文中所描述的主控装置及从控装置可用于任何电路、硬件组件、集成电路(IC)或IC芯片中。本文中所揭示的存储器可为任何类型及大小的存储器且可经配置以存储所要的任何类型的信息。为清楚地说明此可互换性，上文通常已就其功能性方面描述了各种说明性组件、块、模块、电路及步骤。如何实施此类功能取决于特定应用、设计选择及/或强加于整个系统的设计约束。虽然所属领域的技术人员可针对每一特定应用以变化方式实施所描述功能性，但不应将此些实施方案决策解释为导致对本发明的范围的脱离。

结合本文中所揭示的方面所描述的各种说明性逻辑块、模块及电路可通过以下各项来实施或执行：处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、场可编程门阵列(FPGA)或其它可编程逻辑装置、离散闸或晶体管逻辑、离散硬件组件或其经设计以执行本文中所描述的功能的任一组合。处理器可为微处理器，但在替代方案中，处理器可为任何常规处理器、控制器、微控制器或状态机。还可将处理器实施为计算装置的组合(例如DSP与微处理器的组合、多个微处理器、结合DSP核心的一或多个微处理器或任一其它此类配置)。

本文中所揭示的方面可以硬件及存储于硬件中的指令体现，且可驻留在(例如)随机存取存储器(RAM)、快闪存储器、只读存储器(ROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、寄存器、硬盘、可拆卸磁盘、CD-ROM或此项技术中已知的任何其它形式的计算机可读媒体。示范性存储媒体耦合到处理器使得处理器可从存储媒体读取信息，且将信息写入到存储媒体。在替代方案中，所述存储媒体可与处理器成整体。处理器及存储媒体可驻存在ASIC中。ASIC可驻存于远程站中。在替代方案中，处理器及存储媒体可作为离散组件驻存于远程站、基站或服务器中。

还应注意，本文中的示范性方面中的任一者中所描述的可操作步骤经描述以提供实例及论述。所描述的操作可以除所说明次序外的众多不同次序执行。此外，单个操作步骤中所描述的操作可实质上以多个不同步骤执行。另外，可组合示范性方面中所论述的一或多个操作步骤。应理解，流程图中所说明的操作步骤可经受众多不同修改，如对所属领域的技术人员将容易显而易见。所属领域的技术人员还将理解，可使用各种不同技艺及技术来表示信息及信号。举例来说，可通过电压、电流、电磁波、磁场或磁性粒子、光场或光学粒子或其任何组合来表示可贯穿以上描述所参考的数据、指令、命令、信息、信号、位、符号及码片。

本发明的前述描述经提供以使得所属领域的技术人员能够制作或使用本发明。对本发明非各种修改对于所属领域的技术人员来说将易于显而易见，且在不脱离本发明的精神或范围的情况下，本文中所定义的一般原理可应用于其它变化形式。因此，本发明并不意欲限于本文中所描述的实例及设计，而是欲赋予其与本文中所揭示的原理及新颖特征相一致的最宽广范围。