抗辐射CMOS传输门及包含其的CMOS电路的制作方法
本发明涉及微电子技术领域。更具体地，涉及一种抗辐射cmos传输门及包含其的cmos电路。
背景技术：
随着科学技术的发展，特别是随着核技术和空间技术的发展，越来越多的电子设备需要在各种辐射环境下使用。电子设备中的一些元器件受到外部环境中的辐射、光照等因素影响，会导致一些电参数发生改变，严重时可能会导致一些电子元器件功能失效，进而使电子设备不能正常的工作、运行。而cmos电路广泛应用于卫星和核试验环境中，cmos电路对核辐射尤其敏感。未经加固的、常规工艺生产的cmos电路抗总剂量辐射能力低于1×104rad(si)，如果超过这个剂量，则会造成器件损伤，导致其不能正常工作。长寿命卫星沿其轨道运行时，受到的总剂量辐射可达5×105rad(si)以上。显然，不经过抗辐射加固的cmos电路不能满足长寿命卫星和核辐射环境的使用要求，因此必须对cmos电路进行抗辐射加固。
除了总剂量辐射外，空间中影响航天器正常工作的还有单粒子效应。单粒子效应种类很多，主要有单粒子翻转、单粒子锁定和单粒子烧毁、单粒子栅击穿等。空间中存在许多高能带电粒子，高能粒子入射到半导体器件或集成电路芯片中时产生高密度的电子空穴对，这些电子空穴对能够被器件敏感的反偏pn结所收集，从而使电路逻辑状态发生翻转、或者诱发寄生结构导通造成器件本身永久性损伤。随着cmos电路尺寸的不断缩小，单粒子效应对集成电路的影响逐渐成为了辐射环境对集成电路影响的主要原因，尤其是复杂逻辑电路和时序电路部分，很容易受到辐射的影响而无法正常工作。
复杂逻辑电路和时序电路中的核心器件是由pmos管与nmos管组成的传输门结构，且未经过任何抗辐射加固处理，属于电路敏感区，在辐射环境中极其容易发生单粒子翻转，使其逻辑产生错误，因此复杂逻辑电路和时序电路部分的抗辐射加固主要是传输门结构的抗辐射加固。cmos传输门(tg，transmissiongate)是一种既可以传送数字信号又可以传输模拟信号的可控开关电路。一般cmos传输门由一个pmos和一个nmos管并联构成，其具有很低的导通电阻(几百欧)和很高的截止电阻(大于109欧)。在模拟集成电路中，传输门是一种常用的线路结构。在集成电路中，通常pmos管的衬底端都是接电源，而nmos管的衬底端都是接地。传统的cmos传输门结构，在辐射条件或者单粒子效应条件下，其输入端的电压会稍高于电源电压，导致电流灌入电源或者地当中，造成传输门不能正常工作。
因此，需要提供一种能够在辐射条件或者单粒子效应条件下正常工作的抗辐射的cmos传输门及包含其的cmos电路。
技术实现要素：
本发明的一个目的在于克服现有技术中的问题，提供一种可传输超过电源电压的抗辐射传输门结构，从版图结构上进行抗辐射加固，以缓解数字时序逻辑电路和组合逻辑电路受辐射影响而产生的电参数改变、逻辑错误甚至功能失效等问题，提高数字时序逻辑电路和组合逻辑电路的可靠性，提高在轨卫星的工作寿命。
为达到上述目的，本发明采用下述技术方案：
一种抗辐射cmos传输门，包括：
第一pmos管，其栅极接收第一信号，其源极与传输门输入端相连；
第二pmos管，其栅极接收第一信号，其源极连接至第一pmos管的漏极，其漏极与传输门输出端相连，第一pmos管的衬底与第二pmos管的衬底相连并悬空；
第一nmos管，其栅极接收第二信号，其源极与传输门输入端相连；及
第二nmos管，其栅极接收第二信号，其源极连接至第一nmos管漏极并与第一pmos管的漏极和第二pmos管的源极相连，其漏极与传输门输出端相连，第一nmos管的衬底与第二nmos管的衬底相连并悬空。
优选地，第一信号与第二信号的逻辑电平信号高低相反。
进一步优选地，
当传输门处于导通状态时，第一信号具有逻辑低电平，第二信号具有逻辑高电平；
当传输门处于截止状态时，第一信号具有逻辑高电平，第二信号具有逻辑低电平。
优选地，第一pmos管、第二pmos管、第一nmos管和第二nmos管的源极和漏极分别互换。
优选地，第一pmos管、第二pmos管、第一nmos管和第二nmos管的栅极为多晶硅。
进一步优选地，第一pmos管、第二pmos管、第一nmos管和第二nmos管的栅氧化层厚度小于
优选地，第一pmos管、第二pmos管、第一nmos管和第二nmos管的栅长为3-5μm。
本发明的另一个目的在于提供一种包括上述抗辐射cmos传输门的cmos电路。
本发明的有益效果如下：
本发明中的抗辐射cmos传输门及包含其的cmos电路，将两个传输门串联连接，并将两个传输门中的pmos管和nmos管道的衬底分别相连并悬空。当在辐照条件或者单粒子效应条件下传输门中输入端的电压稍高于电源电压时，电流不会灌入电源或者地中，保证了传输门的正常工作，提高了抗辐射能力，使得传输门及包含该传输门的cmos电路满足在辐射环境中的使用要求。
附图说明
下面结合附图对本发明的具体实施方式作进一步详细的说明。
图1示出现有技术的cmos传输门结构示意图。
图2示出根据本发明实施例的cmos传输门结构示意图。
图3示出传输门中两个pmos管的结构示意图。
图4示出传输门中两个nmos管的结构示意图。
具体实施方式
为了更清楚地说明本发明，下面结合优选实施例和附图对本发明做进一步的说明。附图中相似的部件以相同的附图标记进行表示。本领域技术人员应当理解，下面所具体描述的内容是说明性的而非限制性的，不应以此限制本发明的保护范围。
本发明的说明书和权利要求书及上述附图中的属于“第一”、“第二”等是用于区别不同的对象，而不是用于描述特定顺序。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一些列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法或设备固有的气体步骤或单元。
附图中，相同或相似的附图标记表示相同或相似的结构特征。为清楚地说明本发明的结构特点，各部分没有按比例画出。
首先参考图1，说明现有技术的cmos传输门结构。cmos传输门结构包括并联设置的pmos管和nmos管，其中pmos管的栅极与nmos管的栅极接相反电平，用于控制传输门的导通或关闭。pmos管的源极和nmos管的源极相连后接至传输门输入端vin，pmos管的漏极和nmos管的漏极相连后接至传输门输出端vout，pmos管的衬底接电源电压vdd，nmos管的衬底接地，输出端与地之间一般还设置有电容cl。pmos管和nmos管是结构对称的器件，它们的漏极和源极可互换。
分析上述结构，设它们的开启电压|vt|＝2v且输入模拟信号的变化范围为-5v～+5v。为使衬底与漏极源极之间的pn结任何时刻都不致正偏，故pmos管的衬底接+5v电压，而nmos管的衬底接-5v电压。两个mos管的栅极由互补的信号电压(-5v和+5v)来控制，分别用
进一步分析可知，一管导通的程度越深，另一管导通的程度则相应地减小。换句话说，当一管的导通电阻减小，则另一管的导通电阻增加。由于两管并联运行，可近似地认为开关的导通电阻为一常数，这是cmos传输门的优点。在正常工作时，模拟开关的导通电阻值约为数百欧，当它与输入阻抗为兆欧级的运放串接时，可以忽略不计。
分析上述传统的cmos传输门结构可知，在辐射条件或者单粒子效应条件下，其输入端的电压会稍高于电源电压，导致电流灌入电源或者地当中，造成传输门不能正常工作。
下面参照图2，说明根据本发明的cmos传输门结构。本实施例中，一种抗辐射cmos传输门，包括串联连接的两个传统的cmos传输门，并将两个传输门中的pmos管和nmos管道的衬底分别相连并悬空。具体地，一种抗辐射cmos传输门包括第一pmos管p1、第二pmos管p2、第一nmos管n1和第二nmos管n2。四个mos管呈方形阵列排列，其中，第一pmos管p1和第一nmos管n1靠近传输门的输入端，第二pmos管p2和第二nmos管n2靠近传输门的输出端。
具体连接关系如下：
第一pmos管p1的栅极p1g接收第一信号，第一pmos管p1的源极p1s与传输门输入端in相连，第一pmos管p1的漏极pid与第二pmos管p2的源极p2s相连，第一pmos管p1的衬底p1b(图中未示出)与第二pmos管p2的衬底p2b(图中未示出)相连于pb并悬空。第二pmos管p2的栅极p2g同样接收第一信号，第二pmos管p2的源极p2s与第一pmos管p1的漏极p1d相连，第二pmos管p2的漏极p2d与传输门输出端out相连，第二pmos管p2的衬底p2b与第一pmos管p1的衬底p1b相连于pb并悬空。第一nmos管n1的栅极n1g接收第二信号，第一nmos管n1的源极n1s与传输门输入端in相连，第一nmos管n1的漏极nid与第二nmos管n2的源极n2s相连，第一nmos管n1的衬底n1b(图中未示出)与第二nmos管n2的衬底n2b(图中未示出)相连于nb并悬空。第二nmos管n2的栅极n2g同样接收第二信号，第二nmos管n2的源极n2s与第一nmos管n1的漏极n1d相连，第二nmos管n2的漏极n2d与传输门输出端out相连，第二nmos管n2的衬底n2b与第一nmos管n1的衬底n1b相连于nb并悬空。其中，第一pmos管p1的漏极p1d与第二pmos管p2的源极p2s相连后连接至第一nmos管n1的漏极n1d和第二nmos管n2的源极n2s，形成传输门结构。
应注意的是，pmos管和nmos管是结构对称的器件，它们的漏极和源极可互换。
分析上述cmos传输门可知，其工作过程与传统传输门相同的部分在此不再赘述。第一信号与第二信号的逻辑电平信号高低相反，当传输门处于导通状态时，第一信号具有逻辑低电平，第二信号具有逻辑高电平；当传输门处于截止状态时，第一信号具有逻辑高电平，第二信号具有逻辑低电平。
不同于现有技术的是，在本发明中，为获得抗辐射的效果，将两个传统的cmos传输门串联，并将两个传输门中的pmos管和nmos管道的衬底分别相连并悬空。
其防辐射原理具体说明如下：
如图3所示，在辐照或者进行单粒子试验时，产生的电子空穴对会形成电流，此时在第一pmos管输入端in的电压有可能已超出电源电压。若输入端in的电压高于第一pmos管衬底p1b上的电压，则电流从in流向第一pmos管衬底p1b，此时第一pmos管衬底p1b并没有与电源相连，只与第二pmos管的漏极p2d相连，所以电流从第一pmos管衬底p1b流向第二pmos管的漏极p2d。而此时第二pmos管的衬底与漏极之间相当于一个反向二极管，电流无法通过，所以输入信号只能从第一pmos管和第二pmos管的沟道通过，从而实现超过电源电压信号的传输。
如图4所示，同理在辐照或者进行单粒子试验时，产生的电子空穴对会形成电流，此时在第一nmos管输入端in的电压有可能低于地的电压，若输入端in的电压低于第一nmos管衬底n1b上的电压，则电流从in流向第一nmos管衬底n1b，此时第一nmos管衬底n1b并没有与地相连，只与第二nmos管的漏极n2d相连，所以电流从第一nmos管的衬底n1b流向第二nmos管的漏极n2d。而此时第二nmos管的衬底与漏极之间相当于一个正向二极管，其衬底电压低于漏极电压，故电流无法通过，所以输入信号只能从第一nmos管和第二nmos管的沟道通过，从而实现超过电源电压信号的传输。
应说明的是，图3和图4中的输入端in和输出端out为本发明中cmos传输门的输入端和输出端，其为传输门中两个pmos管和两个nmos管的共用部分，为叙述方便，分别标记于图3和图4中。
综上，本发明中的抗辐射cmos传输门及包含其的cmos电路，将两个传输门串联连接，并将两个传输门中的pmos管和nmos管道的衬底分别相连并悬空。当在辐照条件或者单粒子效应条件下传输门中输入端的电压稍高于电源电压时，电流不会灌入电源或者地中，保证了传输门的正常工作，提高了抗辐射能力，使得传输门及包含该传输门的cmos电路满足在辐射环境中的使用要求。
对cmos器件来说，总剂量辐射引起的效应主要是在氧化物中产生电子-空穴对及在si-sio2界面产生界面态。即使是在室温下，sio2中的电子也是可以移动的，它能够迅速运动并离开sio2层，向着正偏压的栅电极运动；另一方面，在sio2层中的空穴会产生氧化物电荷qox，这些正氧化物电荷会引起开启电压漂移，开启电压的漂移正比于栅氧化层厚度的平方。
为解决总剂量辐射对开启电压甚至器件整体性能的影响，减薄栅氧化层厚度。在本发明的另一个实施例中采用多晶硅作为栅极，相比较传统的铝栅工艺可以将栅氧化层做到500埃以下，且不会影响结构的整体性能。
对cmos时序逻辑电路来说，单个高能粒子入射到时序电路核心区域，即触发器模块的源漏区，产生高密度的电子空穴对，这些电子空穴对所蕴含的能量达到一定程度时，会对当前逻辑门或下一级逻辑门产生影响，使一些本应处于关断状态下的管子导通，甚至会被一些敏感的pn结吸收，使一些本应处于反偏状态的pn结导通，从而使电路逻辑状态发生翻转、或者诱发寄生结构导通造成器件本身永久性损伤。随着cmos电路中管子的尺寸越来越小，其开启电压和耐压也越来越低，这也使得高能粒子入射产生的能量越来越容易对电路产生影响。
本发明的一种可传输超过电源电压的抗辐射传输门结构，通过将两个传输门的两个相同类型的mos管的衬底相连并悬空，可以使该传输门传输超过电源电压的信号，同时在另一个实施例中选择5um栅长的结构也可以有效应对单粒子效应，尤其是最为常见的单粒子翻转效应。用这种结构设计生产的数字时序逻辑电路芯片抗总剂量辐射和抗单粒子效应的水平可满足现阶段航空航天设备的需要。
本发明的还提供一种包括上述抗辐射cmos传输门的cmos电路。
显然，本发明的上述实施例仅仅是为清楚地说明本发明所作的举例，而并非是对本发明的实施方式的限定，对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动，这里无法对所有的实施方式予以穷举，凡是属于本发明的技术方案所引伸出的显而易见的变化或变动仍处于本发明的保护范围之列。
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