使用升压电路的电平移位器电路的制作方法

本发明实施例大体上涉及一种使用升压电路的电平移位器电路。所述升压电路经配置以在例如跨越所述电平移位器电路的电压域的高电压相差较大时改进所述电平移位器电路的操作。

背景技术：

电平移位器电路是可用于将信号从一个逻辑电平转换成另一逻辑电平的电路。举例来说，电平移位器电路可用于使用不同电压电平(例如，针对高电压的不同值)的两个电路之间。电平移位器电路可放置于这两个电路之间，以将一种电压转换成另一种电压，使得两个电路中的每一者都能够基于对应高电压值检测(例如)高信号。电平移位器电路用于各种电路中，例如(但不限于)静态随机存取存储器(sram)及双轨sram电路，其中与连接到较低电压的sram外围电路的剩余部分不同，sram单元是连接到较高电压。电平移位器电路用于上移进入sram单元的信号。

技术实现要素：

本发明实施例提供一种电路设备，其包括：核心电平移位器电路，其经配置以将输入信号的第一电压改变成输出信号的第二电压；第一升压电路，其耦合到所述核心电平移位器电路并经配置以在所述输入信号从低值转变成高值时产生施加于所述核心电平移位器电路的第一瞬变电压；及第二升压电路，其耦合到所述核心电平移位器电路并经配置以在所述输入信号从高值转变成低值时产生施加于所述核心电平移位器电路的第二瞬变电压。

附图说明

在结合附图阅读时，从以下详细描述最佳理解本发明实施例的方面。应注意，根据行业中的标准惯例，各种特征件并非按比例绘制。事实上，为使论述清楚，可随意增加或减小各种特征件的尺寸。

图1说明根据一些实施例的具有升压电路的电平移位器电路。

图2说明根据一些实施例的具有升压电路的电平移位器电路。

图3说明根据一些实施例的电平移位器电路的不同节点处的电压波形。

图4说明根据一些实施例的具有升压电路的电平移位器电路。

现将参考附图描述本发明实施例。在图中，一般来说，相似的元件符号指示相同或功能类似的元件。另外，一般来说，元件符号的最左数字识别其中元件符号第一次出现的图。

具体实施方式

以下揭示内容提供用于实施所提供的标的物的不同特征的许多不同实施例或实例。下文描述组件及布置的特定实例以简化本揭示。当然，这些仅为实例且不希望具限制性。举例来说，在以下描述中第一特征形成于第二特征上方或第一特征形成于第二特征上可包含其中第一及第二特征是直接接触而形成的实施例，且也包含其中额外特征可形成于第一特征与第二特征之间使得第一特征与第二特征可不直接接触的实施例。另外，本揭示可在各种实例中重复元件符号及/或字母。此重复是出于简单及明确目的，且其本身并不指示所论述的各种实施例及/或配置之间的关系。

跨越电平移位器电路的电压域的高电压之间的较大差值可影响电平移位器电路的操作。例如设定大小、多阈值等等的解决方案已用于解决电平移位器电路的这个问题。然而，这些解决方案引入显著的面积及/或电力额外开销而具有有限的益处。如下文详细论述，本发明的各种实施例将升压电路加入到核心电平移位器电路以在内部提升较低电压，以便有效地使两个高电压之间的差值更小。

图1说明根据一些实施例的具有升压电路的电平移位器电路。电平移位器电路100包含核心电平移位器电路101及一或多个升压电路125及127。

核心电平移位器电路101包含晶体管111及113，其可为(但不限于)n型场效应晶体管(fet)，例如n型金属氧化物半导体场效应晶体管(mosfet)。在一个实例中，晶体管111及113操作为下拉装置。核心电平移位器电路101还包含晶体管103、105、107、及109，其可为(但不限于)p型fet，例如p型mosfet。在一个实例中，晶体管103、105、107、及109操作为上拉装置。在此实例中，晶体管103及105操作为有源负载，其具有到核心电平移位器电路101的输出端子的交叉耦合连接。

如图1中所说明，晶体管103的源极连接到电力供应器vddh。晶体管103的漏极连接到晶体管107的源极。晶体管107的漏极连接到晶体管111的漏极。晶体管107的漏极与晶体管111的漏极之间的连接点被认为是输出123，输出123具有相对于输出端子121处的输出信号的反相值。晶体管111的源极连接到接地。晶体管103的栅极连接到晶体管109的漏极、晶体管111的漏极及输出端子121。晶体管107的栅极连接到升压电路125。晶体管111的栅极连接到输入端子117及反相元件及/或逻辑115的输入端子。

类似地，晶体管105的源极连接到电压供应器vddh，且晶体管105的栅极连接到晶体管107的漏极、晶体管111的漏极及输出123。晶体管105的漏极连接到晶体管109的源极。晶体管109的栅极连接到升压电压127，且晶体管109的漏极连接到晶体管113的漏极及输出端子121。晶体管113的源极连接到接地，且晶体管113的栅极连接到反相元件/逻辑115的输出端子。反相元件/逻辑115还连接到电压供应器vddl。在一个实例中，反相元件/逻辑115是经配置以执行逻辑非的电路、逻辑门及/或逻辑。

电平移位器电路100经配置以将输入端子117上的输入信号的高电压电平从vddl改变成vddh。换句话来说，当信号在输入端子117处输入到电平移位器电路100时(其中逻辑信号1具有电压vddl)，电平移位器电路100经配置以将电压vddl改变成vddh，使得下一电路(耦合到电平移位器100(未展示))将能够将信号识别为逻辑1。电平移位器电路100经配置以在内部提升较低电压(例如，vddl)以减小两个电压(例如，vddl与vddh)之间的差值。

根据一个示范性操作，当到输入端子117的输入in是逻辑0(例如，0伏特)时，节点119将因为(例如)反相元件/逻辑(例如，反相器)115而处于逻辑1(例如，vddl伏特)。在此情况中，晶体管113将为接通，从而导致输出端子121电连接到接地，且因此输出端子121的输出也将为逻辑0。换句话来说，端子117处的输入信号逻辑0将转换成输出端子121处的输出信号逻辑0。因为晶体管103的栅极连接到输出端子121且具有逻辑0，所以晶体管103将接通。晶体管107的栅极连接到升压电路125。在此情况中，晶体管107的栅极将连接到具有逻辑0(例如，0伏特)的信号，从而使晶体管107接通。因为晶体管103及107两者都接通且晶体管111为断开(晶体管111的栅极具有逻辑0)，所以节点123将电连接到vddh。继续此实例，晶体管105的栅极也将电连接到vddh，从而致使晶体管105将断开。晶体管109的栅极连接到升压电路127，且在此实例中，晶体管109的栅极将连接到具有逻辑1(例如，电压vddl)的信号。因此，晶体管109也断开。

当到输入端子117的输入信号in是逻辑1(例如，vddl伏特)时，晶体管111接通且因此节点123电连接到为0伏特的接地。当节点123处于0伏特时，晶体管105接通。晶体管109的栅极连接到升压电路127，且在此实例中，晶体管109的栅极将连接到逻辑信号0，从而导致晶体管109将接通。因此，输出端子121将电连接到电压供应器vddh，这是因为晶体管105及晶体管109两者都接通且晶体管113断开(晶体管113的栅极具有逻辑0)。换句话来说，端子117处的输入信号逻辑1(例如，vddl伏特)将转换成输出端子121处的输出信号逻辑1(例如，vddh伏特)。继续此实例，晶体管103的栅极连接到输出端子121(在此实例中，其处于vddh伏特)，且因此晶体管103将断开。晶体管107的栅极连接到升压电路125，且在此情况中，晶体管107的栅极将连接到信号逻辑1(例如，vddl伏特)，使得晶体管107断开。

在另一方法的电平移位器电路中，晶体管107的栅极连接到输入端子117且晶体管109的栅极连接到晶体管113的栅极及节点119而非连接到升压电路125及127(不存在升压电路)。在另一方法的此电平移位器电路中，在(例如)输入信号in从低(例如，0电压)转变成高(例如，vddl)之前，晶体管103及107接通且晶体管111的源极处的电压处于vddh。在另一方法的此电平移位器电路中，当输入信号in(例如)从低(例如，0电压)转变成高(例如，vddl)时，如果vddl与vddh之间的差值为高及/或vddl接近或低于晶体管111的阈值电压，那么vddl将不会高到足以接通晶体管111及/或断开晶体管107。换句话来说，晶体管111与晶体管107之间的电压(节点123处的电压，其在输入信号逻辑0处处于vddh)不能变得足够低。因此，交叉耦合晶体管103、105、107及109之间的反馈不能闭锁，且另一方法的此电平移位器电路将不能将输出从逻辑0切换到1。除vddl与vddh之间的差值外，如果p型晶体管(例如，晶体管103、105、107及/或109)因为全局或局部过程变化、温度效应等等而太“强”，那么可发生使用另一方法的此电平移位器电路不能将输出从逻辑0切换到1的问题。另外或替代地，如果vddl接近或低于晶体管111及113的阈值电压，那么可发生使用另一方法的此电平移位器电路不能将输出从逻辑0切换到1的问题。当输入信号相对于晶体管105、109及113从高转变到低时，可发生不能将输出从逻辑1切换到0的类似问题。

电平移位器电路100使用升压电路125及127提升施加于晶体管107及109的栅极的内部电压，以便减小较低电压域的高值(例如，vddl)与较高电压域的高值(例如，vddh)之间的差值。换句话来说，升压电路125及127通过提升施加于p型晶体管107的栅极的内部/局部电压使得p型晶体管107可“更强”地断开而致使p型晶体管107“更弱”。对所述问题的另一解决方案包含使n型晶体管111“更强”。

在本文中，“较弱”及“较强”术语是指晶体管可引导的电流量。举例来说，“较强”指示具有较高的驱动强度及/或其可引导较大电流的晶体管。驱动强度及/或晶体管可引导多弱或多强的电流可确定其间的电压。举例来说，针对较强的下拉电路(例如，晶体管111)，下拉电路引导较大的电流，且因此下拉电路与上拉电路(例如，晶体管103及107)之间的中间点(例如，节点123)处的电压被拉低到接近0伏特，这有助于核心电平移位器电路100切换到下一状态。

图2说明根据一些实施例的具有升压电路的另一电平移位器电路。电平移位器电路200包含核心电平移位器电路201及一或多个升压电路(例如，电荷泵电路)203及205。在一个实施例中，图2的核心电平移位器电路201类似于图1的核心电平移位器电路101。然而，也可使用核心电平移位器电路的其它实例。图2的升压电路203及205是图1的升压电路125及127的示范性实施例。然而，也可使用升压电路的其它实例。

根据此示范性实施例，升压电路203包含反相元件及/或逻辑(例如，反相器)211。反相器211的输入端子连接到节点119，节点119是反相器115的输出。反相器211连接到电压供应器vddl。反相器211的输出端子连接到电容性元件215的一个端子。在一个实例中，电容性元件215包含电容器。电容性元件(例如，电容器)215的另一端子连接到节点219，所述节点219连接到晶体管217。在一个实例中，晶体管217可为p型fet(例如，p型mosfet)。晶体管217在其源极处连接到电压供应器vddl，且晶体管217的栅极经配置以接收与在输入端子117(例如，晶体管217的栅极连接到输入端子117)处所接收到的输入信号相同的输入信号。升压电路203进一步包含反相元件及/或逻辑(例如，反相器)213。反相器213的输入端子连接到节点119，所述节点119连接到反相器115的输出以便接收信号“inb”，其是在输入端子117处所接收到的输入信号的相反逻辑电平。反相器213的输出端子连接到核心电平移位器电路201中的晶体管107的栅极。反相器213进一步连接到节点219以接收其电力供应。换句话来说，反相器213具有由连接到节点219的电容器215的端子所提供的电压供应器。

继续此示范性实施例，升压电路205包含反相元件及/或逻辑(例如，反相器)221。反相器221的输入端子连接到反相器211的输出端子。反相器211及221连接到用于其相应电力供应的电压供应器vddl。反相器221的输出端子连接到电容性元件225的一个端子。在一个实例中，电容性元件225包含电容器。电容性元件(例如，电容器)225的另一端子连接到节点229，所述节点229连接到晶体管227。在一个实例中，晶体管227可为p型fet(例如，p型mosfet)。晶体管227在其源极处连接到电压供应器vddl，且晶体管227的栅极连接到节点119以便接收信号inb，其是在输入端子117处接收到的输入信号的相反逻辑电平。升压电路205进一步包含反相元件及/或逻辑(例如，反相器)223。反相器223的输入端子连接到输入端子117以便接收输入信号，且反相器223的输出端子连接到核心电平移位器电路201中的晶体管109的栅极。反相器223进一步连接到节点229以接收其电力供应。换句话来说，反相器223具有由连接到节点229的电容器225的端子所提供的电压供应器。

在示范性实施例中，升压电路203及205经配置以分别对电容器215及225进行充电，且接着在瞬变模式期间使用其电荷以提升晶体管107及109的栅极处的局部电压。换句话来说，晶体管107及109处提升的内部/局部电压使这些晶体管能够更完全地断开，使得在此瞬变阶段期间由这些晶体管传导的电流变得更弱(更小)。此效应有助于晶体管111及113克服电平移位器电路200的两个侧之间的反馈(例如，输出端子121到晶体管101与从节点123到晶体管105之间的反馈)并基于输入端子117上的输入信号in切换输出端子121上的电平移位器电路200的输出。换句话来说，升压电路203及205经配置以在输入端子117上的输入信号in从低切换到高(或反之亦然)时有助于核心电平移位器电路201将输出端子121上的输出信号从低切换到高(或反之亦然)。

当输入信号in为低(例如，当(例如)到输入端子117的输入处于0伏特时为逻辑0)时，反相器211的输出也为低。因此，连接到反相器211的电容器的端子也处于0伏特。另一方面，因为输入信号in为低，所以晶体管217接通，且因此，节点219(电容器215的另一端子连接到节点219)为高(例如，1或vddl伏特，这是因为节点219电连接到vddl)。因此，电容器215被充电，且准备用于在下一瞬变阶段期间进行升压。换句话来说，当输入信号in为低时，电容器215被充电，使得其两个端子之间的电压差是vddl。

当输入信号从低转变成高(例如，从0伏特转变到vddl)时，升压电路203的晶体管217断开，且因此，节点219浮动。在反相器115及211的两个反相器延迟之后，较高的输入信号致使电容器215的左端子231被拉高(例如，vddl伏特)。因为电容器215的性质，跨越其的电压不会瞬时改变。因此，当电容器215的端子231达到vddl伏特时，电容器215的端子219试图达到2xvddl伏特以试图跨越电容器215的端子保持相同的电压差(vddl伏特)。此产生升压效应。在一个实例中，节点219处的电压将从vddl伏特增加到小于或等于2xvddl伏特的电压。节点219的提升的电压可取决于(例如)电容器215的大小、节点219的电容比、连接到节点219的负载(例如，反相器213及晶体管107)等等。根据一个实例，核心电平移位器201的电路(或其任何区段)及/或电平移位器电路200的任何区段可经设计以优化节点219可增加到的最大电压。此优化可基于晶体管107的栅极处所需的升压程度。举例来说，针对未连接到反相器213及晶体管107的理想电容器215，节点219处的电压可达到2xvddl伏特。然而，如果电容器215是不理想的，且电容器215连接到反相器213及晶体管107，那么节点219处的电压将增加(例如)到vddl伏特与2xvddl伏特之间的电压。在一个实例中，电路设计者可确定用于节点219的电压值，且电路设计者将设计电容器215的大小、反相器213的特性、晶体管107的特征等等，以达到用于节点219的确定的电压值。在此转变期间，到反相器213的输入“inb”为低(例如，逻辑0，这是因为输入信号in为高(例如，1))。因此，反相器213的输出为高，其具有由节点219所提供的电力供应所确定的电压电平。在此情况中，反相器213的输出的高值等于节点219的电压，其归因于升压效应而大于vddl(例如，大约为2xvddl伏特)。因此，节点219的电压被传输到核心电平移位器电路201的晶体管107的栅极。换句话来说，当输入信号in从0伏特转变成vddl伏特时，晶体管107的栅极从0伏特转变成大于vddl伏特的电压，以有助于更完全地断开晶体管107以有助于核心电平移位器电路201的上拉区段与下拉区段之间的竞争。

应注意，尽管将升压电路203及205论述为图2中所说明的，但也可使用增加到晶体管107及109的栅极的电压的任何其它升压电路。举例来说，可使用对电容性元件(例如，电容器)进行充电并释放所述电荷以提升到晶体管107及109的栅极的电压的任何其它升压电路。

升压电路125及127或203及205的一个用途是在输入信号的转变期间产生大于vddl的瞬变电压，并将其施加于晶体管107及/或109的栅极，以便更完全地断开晶体管107及/或109。

继续此实例，当输入信号in为高(例如，处于vddl伏特)时，反相器221的输出为低(例如，逻辑0，处于0伏特)。因此，连接到反相器221的电容器225的端子241也处于0伏特。另一方面，因为输入信号in为高，信号“inb”为低，使得晶体管227接通，且因此节点229(电容器225的另一端子连接到节点229)处于逻辑1(例如，vddl伏特-节点229电连接到vddl)。因此，电容器225被充电，且准备用于在下一瞬变阶段期间进行升压。换句话来说，当输入信号in为高时，电容器225被充电，使得其两个端子之间的电压差是vddl。

当输入信号in从高转变到低(例如，从vddl伏特转变到0伏特)时，升压电路205的晶体管227断开。因此，节点229将浮动。在反相器115及221的两个反相器延迟之后，电容器225的左端子241将被拉高(例如，vddl伏特)。因为电容器225的性质，跨越其的电压并不瞬时改变。因此，当电容器的端子241达到vddl伏特时，电容器225的端子229试图在一段时间内达到2xvddl伏特以试图跨越电容器225保持相同电压差(vddl伏特)。此将产生升压效应。在一个实例中，节点229处的电压将从vddl伏特增加到小于或等于2xvddl伏特的电压。节点229的提升的电压可取决于(例如)电容225的大小、节点229的电容比、连接到节点229的负载(例如，反相器223及晶体管109)等等。根据一个实例，核心电平移位器201的电路(或其任何区段)及/或电平移位器电路200的任何区段可经设计以优化节点229可增加到的最大电压。此优化可基于晶体管109的栅极处所需的升压程度。举例来说，针对未连接到反相器213及晶体管109的理想电容器225，节点229处的电压可达到2xvddl伏特。然而，如果电容器225是不理想的，且电容器225连接到反相器223及晶体管109，那么节点229处的电压将增加(例如)到vddl伏特与2xvddl伏特之间的电压。在一个实例中，电路设计者可确定用于节点229的电压值，且电路设计者将设计电容器225的大小、反相器223的特性、晶体管109的特征等等，以达到用于节点229的确定的电压值。在此转变期间，到反相器223的输入为低(例如，逻辑0，这是因为输入信号in为低(例如，逻辑0))。因此，反相器223的输出将为高。在此情况中，反相器223的输出的高值等于节点229的电压，其大于vddl。因此，节点229的电压被传输到核心电平移位器电路201的晶体管109的栅极。换句话来说，当输入信号in从vddl伏特转变到0伏特时，晶体管109的栅极从0伏特转变到大于vddl伏特的电压以更完全地断开晶体管109，且因此有助于核心电平移位器电路201的上拉区段与下拉区段之间的竞争。

总之，当输入信号in为低时，电容器215被充电。在输入信号从低转变到高期间，升压电路203(通过充电电容器215)有助于提升施加于晶体管107的栅极的电压。另一方面，当输入信号为高时，电容器225被充电。在输入信号从高转变到低期间，升压电路205(通过充电电容器225)有助于提升施加于晶体管109的栅极的电压。

举例来说，在图3中说明用于电平移位器200的升压电路的操作。参考图3，输入信号301(例如(举例来说)图2的端子117上的输入信号in)在2纳秒(ns)与3ns之间为低。在此时间间隔期间，作为与输入信号逻辑电平相反的信号307(信号“inb”-输入信号301通过反相器115的反相)为高。在此实例中，信号301及307的高值是大约0.4伏特的vddl伏特。当输入信号301为低时，输出信号303(例如，图2的输出端子121上的输出信号)也为低，且节点123处的信号305(与输出信号303逻辑电平相反的信号)为高。在此实例中，信号303及305的高值是大约0.8伏特的vddh伏特。

波形309及311分别说明晶体管107及109的栅极处的电压。波形313及315分别说明节点219及229处的电压。当输入信号301为低时，节点219处的电压(波形313)是大约0.4伏特，且晶体管107的栅极处的电压(波形309)是大约零，且因此，晶体管107接通。同时，节点229处的电压(波形315)是大约0.6伏特，且晶体管109的栅极处的电压(波形311)是大约0.6伏特，且因此，晶体管109断开。此实例说明晶体管109的栅极处的电压从vddl＝0.4伏特提升到大约0.6伏特，这有助于更完全地断开晶体管109。

当输入信号301在大约3ns处从低转变到高(在此实例中，vddl＝0.4伏特)时，节点219处的电压(波形313)从约0.4伏特转变成约0.6伏特。如上文所论述，此转变可因为(例如)两个反相器115及211而延迟。差不多同时，晶体管107的栅极处的电压(波形309)从约零伏特转变成约0.6伏特(从vddl＝0.4伏特提升)，这有助于更完全地断开晶体管107。类似地，在此转变期间，节点229处的电压(波形315)从约0.6伏特转变成约0.4伏特。如上文所论述，此转变可因为(例如)反相器115、211及221而延迟。差不多同时，晶体管109的栅极处的电压(波形311)从约0.6伏特转变成约0伏特，这将晶体管109接通。在此转变期间，输出信号303从约0伏特转变(归因于(例如)反相器而具有一些延迟)成约vddh＝0.8伏特。

当输入信号301在大约4ns处从高转变到低时，节点219处的电压(波形313)从约0.6伏特转变成约0.4伏特。如上文所论述，此转变可因为(例如)两个反相器115及211而延迟。差不多同时，晶体管107的栅极处的电压(波形309)从约0.6伏特转变成约0伏特，这将晶体管107接通。类似地，在此转变期间，节点229处的电压(波形315)从约0.4伏特转变成约0.6伏特。如上文所论述，此转变可因为(例如)反相器115、211及221而延迟。差不多同时，晶体管109的栅极处的电压(波形311)从约0伏特转变成约0.6伏特(从vddl＝0.4伏特提升)，这有助于更完全地断开接通晶体管109。在此转变期间，输出信号303从约vddh＝0.8伏特转变(归因于(例如)反相器而具有一些延迟)成约0伏特。

根据一个实例，使用经连接为电容器的晶体管实施电容性元件215及225。然而，本发明的实施例不限于这些实例，且电容性元件215及225可为在工艺技术中可用的任何其它类型的电容器，例如(但不限于)金属绝缘体金属(mim)电容器、金属氧化物金属(mom)电容器等等。另外或替代地，可使用寄生金属接线电容来建立电容器215及225，其中某些类型的金属可以某些模式布线以从金属接线建立寄生电容器。

根据一个实例，vddl低到大约300毫伏特(mv)，且vddh是大约1伏特。然而，应注意，vddl及vddh可包含其它值。在另一方法的电平移位器设计中，vddh与vddl之间的400mv或更大的差值可导致不能使用另一方法的此电平移位器电路以那些电平移位器的操作在逻辑0到1之间切换输出的问题。

根据一个实施例，升压电路203及205可在两个或两个以上核心电平移位器电路201之间共享。换句话来说，在多个核心电平移位器电路将多个输入信号转换成多个输出信号时，多个电平移位器电路可共享升压电路203及205(或电容器215及225)。在此实例中，当到相应的核心电平移位器电路的输入信号改变时，升压电路203及205可提升所述相应的核心电平移位器电路的内部电压(例如，针对核心电平移位器电路中的每一者的到图1、2及4的晶体管107及109的栅极的电压)，如上文所论述。

在此实例中，一个实施方案包含事件驱动逻辑/电路，其用于检测输入信号中的每一者的转变以建立用于与已经转变的输入信号相关联的核心电平移位器电路的提升的电压。举例来说，“或”电路用于组合全部输入信号(到全部相应的核心电平移位器电路)。另一实例包含使用边缘检测器检测输入信号的转变。另外或替代地，时钟被输入到升压电路203及205，使得在每一循环处建立升压信号，且提升的电压被输入到在那个时间循环处需要升压的适当的核心电平移位器电路。

图4说明根据一些实施例的具有升压电路的另一电平移位器电路。电平移位器电路400包含核心电平移位器电路401及一或多个升压电路(例如，电荷泵电路)403及405。在一个实施例中，图4的核心电平移位器电路401类似于图1的核心电平移位器电路101及/或图2的核心电平移位器电路201。然而，也可使用核心电平移位器电路的其它实例。在一个实例中，图4的升压电路403及405是图1的升压电路125及127的示范性实施例。然而，也可使用升压电路的其它实例。

根据此实例，以负“与”(nand)电路/门407及409取代图2的反相器211及221，且引入启用输入端子411及413。在此实例中，升压电路403及405将在启用信号为高时进行操作，但将在启用信号为低时不进行操作。因此，如果vddl与vddh之间的差值足够低使得核心电平移位器电路401可进行操作而无需升压(例如(但不限于)低于400mv)，那么到端口/输入端子411及413的启用信号为低(例如，0)使得升压电路403及405将不进行操作以便节省电力。如果vddl与vddh之间的差值为高(例如(但不限于)高于400mv)，那么到端口/输入端子411及413的启用信号可为高(例如，1)使得核心电平移位器电路401可使用来自升压电路403及405的升压电压，升压电路403及405将以类似于升压电路203及205的方式进行操作。然而，本发明的实施例不限于这些实例，且其它升压电路在本揭示的范围内。

根据一个实例，用户可基于vddl与vddh的差值设置启用信号。另外或替代地，电平移位器电路400可包含及/或连接到逻辑(例如，控制器)，所述逻辑可接收vddl及vddh(及/或这些电压的值)，可确定vddl与vddh之间的差值且可比较所述差值与阈值以产生启用信号。此启用信号可为可跨越全部电平移位器电路共享的域电平、芯片电平及/或分区电平信号。

本发明的实施例提供了使用升压电路的电平移位器电路。所述升压电路经配置以在跨越所述电平移位器电路的电压域的高电压相差较大时改进所述电平移位器电路的操作。

根据本发明的一个实施例，电路设备包含核心电平移位器电路，其经配置以将输入信号的第一电压改变成输出信号的第二电压。所述电路设备进一步包含第一升压电路，其耦合到所述核心电平移位器电路，其中所述第一升压电路经配置以在所述输入信号从低值转变成高值时产生到所述核心电平移位器的第一瞬变电压。所述电路设备还包含第二升压电路，其耦合到所述核心电平移位器电路，其中所述第二升压电路经配置以在所述输入信号从高值转变成低值时产生到所述核心电平移位器的第二瞬变电压。

根据本发明的另一实施例，电路设备包含核心电平移位器电路，其经配置以将输入信号的第一电压改变成输出信号的第二电压。所述电路设备还包含第一升压电路。所述第一升压电路包含第一电容性元件，所述第一电容性元件的第一端子耦合到所述核心电平移位器，所述第一电容性元件的第二端子连接到第一p型场效应晶体管(pfet)。所述第一pfet的栅极耦合到输入信号，且所述第一pfet也耦合到第一电力供应器。所述第一升压电路进一步包含第一反相器，所述第一反相器的输入端子耦合到反相输入信号，且第一反相器的输出端子耦合到所述核心电平移位器电路，所述第一反相器耦合到所述第一电容性元件的第二端子。所述电路设备还包含第二升压电路。所述第二升压电路包含第二电容性元件，所述第二电容性元件的第一端子耦合到所述核心电平移位器电路，所述第二电容性元件的第二端子连接到第二p型场效应晶体管(pfet)。所述第二pfet的栅极耦合到反相输入信号，且所述第二pfet也耦合到所述第一电力供应器。所述第二升压电路进一步包含第二反相器，所述第二反相器的输入端子耦合到所述输入信号，且所述第二反相器的输出端子耦合到所述核心电平移位器电路，所述第二反相器耦合到所述第二电容性元件的第二端子。

前述揭示内容概述数个实施例的特征，使得所属领域的技术人员可更好地理解本揭示的方面。所属领域的技术人员应了解，其可容易地使用本揭示作为设计或修改用于执行相同目的及/或实现本文中所介绍的实施例的相同优点的其它过程及结构的基础。所属领域的技术人员也应意识到，此类等效构造并不背离本揭示的精神及范围，且其可在不背离本揭示的精神及范围的情况下，在本文中做出各种改变、替代及更改。