本发明涉及时间校准技术领域，更具体涉及一种基于ADC的开机确定性延时系统及方法。
背景技术：
现代雷达和通信的相控阵接收系统中，天线单元数量多，信号瞬时带宽大，需要采用多片高速模数转换器(Analog-to-Digital Converter，ADC)芯片来完成接收信号的模数转换，以便在数字域进行波速形成和抗干扰等处理。大型相控阵系统中，ADC芯片的数量多大千片甚至上万片，他们分布在不同的子阵单元、分机、插件或模块中。对于甚于高速ADC的大型阵列数据采集系统，存在着时钟功分、电缆传输、采样孔径延时、锁相环相位偏斜等一系列通道不一致性差异，使得ADC数据时序与信号处理时钟之间难以满足固定的建立和保持时间关系，无法直接采用信号处理时钟来同步数据，只能使用数据缓冲器(如FIFO或双端口RAM)来实现ADC数据的跨时钟域转换。由于ADC时钟与信号处理时钟之间的不确定相位关系，使用数据缓冲器来同步数据会存在0或1时钟周期的数据延时不确定性，也就是每次开关机链路的绝对延时不固定。即使采用基于确定性延时协议(如JESD204B)的ADC芯片，也只能实现个别单板和机箱级别的传输延时确定，很难实现所有机箱或分机的传输延时确定，根本原因是很难保证送给全系统各ADC的同步信号与ADC采样时钟之间都同时满足建立和保持时间需求。
开机数据链路延时的不确定性严重制约着相控阵系统的测距精度，传统的做法是基于额外的校正链路，每次开机时采用收发闭环校正方法来测出系统自闭环延时值以作参考。其缺点是需要增加复杂的硬件校正网络，增加了设备量和硬件成本，对于大型系统的影响尤为显著，并且有些系统并不允许每次开机接收机都采用收发闭环校正流程以免影响到任务的正常执行。
技术实现要素：
本发明所要解决的技术问题在于系统中数据链路在每次开机时的延时不确定。
本发明是通过以下技术方案解决上述技术问题的，具体技术方案如下：
一种基于ADC的开机确定性延时系统及方法，包括：参考时钟源(1)、目标信号输入端口、功分器(2)、频率综合器(3)、模拟开关(4)、ADC(5)、缓存器(6)、相参同步地址发生器(7)、出厂校准存储器(8)、延时数值计算模块(9)、延时补偿模块(10)；所述参考时钟源(1)与所述功分器(2)连接，所述功分器(2)与所述频率综合器(3)和所述模拟开关(4)连接，所述频率综合器(3)与所述ADC(5)和所述相参同步地址发生器(7)连接，所述模拟开关(4)与所述目标信号输入端口和所述ADC(5)连接，所述ADC(5)与所述缓存器(6)连接，所述缓存器(6)与所述出厂校准存储器(8)、所述延时数值计算模块(9)和所述延时补偿模块(10)连接，所述相参同步地址发生器(7)与所述出厂校准存储器(8)连接，所述出厂校准存储器(8)与所述延时数值计算模块(9)连接，所述延时数值计算模块(9)与所述延时补偿模块(10)连接。
优选的，所述系统的工作阶段包括：准备阶段、出厂阶段、开机校准阶段和工作阶段；
所述准备阶段产生倍频时钟、延时校准参考信号和参考时钟源相位同步的存储器读写地址的信息；
所述出厂阶段一次性获取并存储延时校准参数；
所述开机校准阶段对数据链路的延时进行校准；
所述工作阶段根据校准的结果调整数据链路的延时。
优选的，所述频率综合器(3)输出2路M倍频的模拟参考时钟信号和1路1倍频的模拟参考时钟信号，其中，1路M倍频的模拟参考时钟信号作为所述ADC(5)的采样时钟(b)并将信号传输给所述ADC(5)，另1路M倍频的模拟参考时钟信号和1路1倍频的模拟参考时钟信号作为系统时钟(c)和基准参考时钟(e)并将2路信号传输给所述相参同步地址发生器(7)。
优选的，所述缓存器(6)将所述ADC(5)所采集的数据(g)在采样时钟域与系统时钟域之间进行切换，所述缓存器(6)写入侧时钟为所述ADC(5)的数据随路时钟(h)，读出侧时钟为系统时钟(c)。
优选的，所述模拟开关(4)在出厂阶段和开机校准阶段将所述功分器(2)输出的信号选择作为所述ADC(5)输入信号，在工作阶段将所述目标信号输入端口输出的信号选择作为所述ADC(5)输入信号。
优选的，所述延时数值计算模块(9)包括第一寄存器(9-1)、第二寄存器(9-2)、第一误差均方值计算模块(9-3)、第二误差均方值计算模块(9-4)、第三误差均方值计算模块(9-5)和延时数值判决模块(9-6)；所述缓存器(6)与所述第一寄存器(9-1)和所述第一误差均方值计算模块(9-3)连接，所述出厂校准存储器(8)与所述第一误差均方值计算模块(9-3)、所述第二误差均方值计算模块(9-4)和所述第三误差均方值计算模块(9-5)连接，所述第一寄存器(9-1)与所述第二误差均方值计算模块(9-4)和所述第二寄存器(9-2)连接，所述第二寄存器(9-2)与所述第三误差均方值计算模块(9-5)连接，所述第一误差均方值计算模块(9-3)、所述第二误差均方值计算模块(9-4)和第三误差均方值计算模块(9-5)都与所述延时数值判决模块(9-6)连接。
优选的，所述延时补偿模块(10)包括第四寄存器(10-1)、第五寄存器(10-2)和数据选择器(10-3)，所述第四寄存器(10-1)与所述第五寄存器(10-2)和所述数据选择器(10-3)连接，所述第五寄存器(10-2)与所述数据选择器(10-3)连接。
优选的，所述出厂校准存储器(8)、所述延时数值计算模块(9)和所述延时补偿模块(10)中各自采用的延时周期数是基于每次开机时数据通过所述缓存器(6)进行时钟域转换时具有一个周期的延时不确定性的特点确定的。
一种基于ADC的开机确定性延时方法，系统的工作阶段包括：准备阶段、出厂阶段、开机校准阶段和工作阶段；系统的工作方法包括如下步骤：
S1.准备阶段：
S1.1.将频率为K的参考时钟源(1)所产生的模拟参考时钟信号(a)通过功分器(2)功分为两路模拟正弦信号；
S1.2.将步骤S1.1中所产生的第一路模拟正弦信号通过频率综合器(3)后，输出M倍倍频模拟正弦信号作为ADC(5)的采样时钟(b)、系统时钟(c)，和1倍倍频模拟正弦信号作为频率为K的基准参考时钟(e)；将第二路模拟正弦信号输入模拟开关(4)作为延时校准参考信号(d)；
S1.3.将步骤S1.2所产生的频率为K的基准参考时钟(e)同步到系统时钟域作为计数器同步控制信号，以基准参考时钟(e)的任意一个上升沿作为计数器起始时刻，使用系统时钟产生周期为M、每周期从0计数到M-1、步进为1的循环计数器，以该循环计数器值(i)作为出厂校准存储器(8)的读写地址；
S2.进入出厂阶段：
使用模拟开关(4)选择将步骤S1.2中所产生的延时校准参考信号(d)输入ADC(5)进行采集，并将采集的数据(g)输入缓存器(6)进行时钟域转换，使数据从采样时钟域转换到系统时钟域；将连续的M个缓存器输出的数据(p)经过一个时钟周期的延时后一次性存入出厂校准存储器(8)中作为延时校准参数(q)，参数写入出厂校准存储器(8)时以步骤S1.3中循环计数器值(i)为写地址；
S3.进入开机校准阶段：
S3.1.每次重新开机后使用模拟开关(4)仍选择将步骤S1.2中产生的延时校准参考信号(d)输入ADC(5)进行采集，并将采集的数据(g)输入缓存器(6)进行时钟域转换，使数据从采样时钟域转换到系统时钟域；
S3.2.将缓存器(6)输出的数据(p)分为三路，其中，每个时钟周期从出厂校准存储器(8)中读取延时校准参数时以步骤S1.3中循环计数器值(i)为读地址；延时数值计算模块(9)计算延时索引值N并根据计算出的数据给出延时索引值N，即0,1,2；延时补偿模块(10)根据延时索引值N对缓存器(6)输出的数据进行延时补偿，输出确定性延时的数据；
S4.进入工作阶段：
S4.1.使用模拟开关(4)选择将目标信号输入端口输出的目标信号(f)输入ADC(5)进行采集，并将采集的数据(g)输入缓存器(6)进行时钟域转换，使数据从采样时钟域转换到系统时钟域；
S4.2.根据步骤S3.3中确定的延时索引值N将缓存器(6)输出的数据(p)延时N个系统时钟周期后输出数据(k)。
优选的，所述延时数值计算模块的工作过程包括：
将缓存器(6)输出的数据(p)经过0个时钟周期延时、经过寄存器(9-1)的1个时钟周期延时和经过寄存器(9-1)和(9-2)的2个时钟周期延时；
通过误差均方值计算模块(9-3)、误差均方值计算模块(9-4)和误差均方值计算模块(9-5)分别计算出0个周期延时、一个周期延时和两个周期延时与延时校准参数(q)之间的误差均方值；
通过延时数值判决模块(9-6)根据这三个误差均方值中的最小值给出延时索引值N，即0,1,2,3，同时通知模拟开关(4)将ADC(5)的输入信号切换为目标信号输入端口输入的目标信号(f)。
本发明相比现有技术具有以下优点：
(1)本发明中在出厂阶段和开机校准阶段，由于延时校准参数信号与相参同步地址发生器的值相参且周期同步，所求的误差均方值最小意味着数据在延时校准阶段所经过的数据链路与出厂阶段的数据链路延时相同，因此每次开机后经过延时校准的数据链路延时均与出厂时相同，即数据链路具有确定性延时。
(2)本发明中系统不需要增加复杂的硬件校正网络，设备量和硬件成本，该系统能在大型系统中广泛应用，并且不会影响到任务的正常执行。
附图说明
图1为本发明实施例的基于ADC的开机确定性延时系统的结构框图。
图2是本发明实施例的基于ADC的开机确定性延时系统中延时数值计算模块的框图。
图3是本发明实施例的基于ADC的开机确定性延时系统中延时补偿模块的框图。
图4为本发明实施例的基于ADC的开机确定性延时系统的工作流程图。
具体实施方式
下面对本发明的实施例作详细说明，本实施例在以本发明技术方案为前提下进行实施，给出了详细的实施方式和具体的操作过程，但本发明的保护范围不限于下述的实施例。
如图1所示，一种基于ADC的开机确定性延时装置包括参考时钟源1、目标信号输入端口、功分器2、频率综合器3、模拟开关4、ADC5、缓存器6、相参同步地址发生器7、出厂校准存储器8、延时数值计算模块9、延时补偿模块10；参考时钟源1与功分器2连接，功分器2与频率综合器3和模拟开关4连接，频率综合器3与ADC5和相参同步地址发生器7连接，模拟开关4与目标信号输入端口和ADC5连接，ADC5与缓存器6连接，缓存器6与出厂校准存储器8、延时数值计算模块9和延时补偿模块10连接，相参同步地址发生器7与出厂校准存储器8连接，出厂校准存储器8与延时数值计算模块9连接，延时数值计算模块9与延时补偿模块10连接。
参考时钟源1用于产生频率为K的模拟参考时钟信号a，K的典型取值范围为10MHz～25MHz，一般由低相噪、高频率稳定度的振荡器构成，本实施例中K为10MHz；模拟参考时钟信号a用于最终产生的系统时钟c、ADC的采样时钟b、延时校准参考信号d、基准参考时钟e；而系统中的ADC5所要采集的目标信号f从目标信号输入端口输入；
功分器2用于将参考时钟源1产生的模拟参考时钟信号a功分为两路，第一路用来产生ADC5的采样时钟b、系统时钟c及基准参考时钟e，第二路作为延时校准参考信号d；
频率综合器3其基于模拟参考时钟信号a产生三路输出时钟信号，模拟参考时钟信号a的M倍倍频作为ADC5的采样时钟b和系统时钟c，模拟参考时钟信号a的1倍频作为基准参考时钟e，M的典型取值范围为2～30之间的整数，本实施例中M取24；其中，1路M倍频的模拟参考时钟信号作为ADC5的采样时钟b并传输给ADC5，另1路M倍频的模拟参考时钟信号和1路1倍频的模拟参考时钟信号作为系统时钟c和基准参考时钟e并将2路信号传输给相参同步地址发生器7。
模拟开关4用于选择ADC5的信号输入，在出厂阶段和开机校准阶段选择延时校准参考信号d作为ADC5的输入信号，在工作阶段选择目标信号f作为ADC5的输入信号。
ADC5用于实现输入信号的模数转换，本实施例中采样率为240MSps，LVDS数据总线接口。
缓存器6用于将ADC5所采集的数据g在采样时钟域与系统时钟域之间进行转换，缓存器6写入侧时钟为ADC5的数据随路时钟h，读出侧时钟为系统时钟c；缓存器6一般由双端口RAM或FIFO组成，本实施例中为双端口RAM。缓存器6输出的数据p分为3路，第一路数据p传输给出厂校准存储器8，第二路数据p传输给延时数值计算模块9、第三路数据p传输给延时补偿模块。
相参同步地址发生器7用于将频率综合器3产生的基准参考时钟同步到系统时钟域以作为计数器同步控制信号，以基准参考时钟e的任意一个上升沿作为计数起始时刻，使用系统时钟产生计数值为0到23的循环计数器，以该计数器值作为出厂校准存储器8的读写地址；由该结构可知该循环计数器与功分器6输出的延时校准参考信号d相参且周期同步，以循环计数器的计数值作为出厂校准存储器8的读写地址，可知该地址与延时校准参考信号d相参且周期同步。
出厂校准存储器8在出厂阶段用于一次性地存储连续M个缓存器输出的数据作为延时校准参数，参数写入出厂校准存储器8前需经过一个时钟周期延时寄存，写入出厂校准存储器8时以相参同步地址发生器的计数器值为写地址；在开机校准阶段用于以相参同步地址发生器7的计数器值为读地址，一次性地读出连续M个存储值作为延时数值计算模块9的延时校准参数；本实施例中出厂校准存储器8中存储24个延时校准参数值，出厂校准存储器8输出数据q。
延时数值计算模块9用于在开机校准阶段根据缓存器6输出的数据和延时校准参数计算出延时索引值N；如图2所示，延时数值计算模块9包括寄存器9-1、寄存器9-2、误差均方值计算模块9-3、误差均方值计算模块9-4、误差均方值计算模块9-5和延时数值判决模块9-6；缓存器6与寄存器9-1和误差均方值计算模块9-3连接，出厂校准存储器8与误差均方值计算模块9-3、误差均方值计算模块9-4和误差均方值计算模块9-5连接，寄存器9-1与误差均方值计算模块9-4和寄存器9-2连接，寄存器9-2与误差均方值计算模块9-5连接，误差均方值计算模块9-3、误差均方值计算模块9-4和误差均方值计算模块9-5都与延时数值判决模块9-6连接。缓存器6输出的数据p经过0个时钟周期延时、经过寄存器9-1的1个时钟周期延时和经过寄存器9-1和9-2的2个时钟周期延时；通过误差均方值计算模块9-3、误差均方值计算模块9-4和误差均方值计算模块9-5分别计算出0个周期延时、一个周期延时和两个周期延时与出厂校准存储器8输出的延时校准参数q之间的误差均方值；延时数值判决模块9-6根据这三个误差均方值中的最小值给出延时索引值N，即0、1、2，同时通知模拟开关4将ADC5的输入信号切换为目标信号f，以使系统的工作状态从出厂阶段或者开机校准阶段转换到工作阶段。
延时补偿模块10用于工作阶段根据延时索引值N对缓存器6输出的数据p进行延时补偿，输出具有确定性延时的数据；如图3所示，延时补偿模块10包括寄存器10-1、寄存器10-2和数据选择器10-3，寄存器10-1与寄存器10-2和数据选择器10-3连接，寄存器10-2与数据选择器10-3连接。寄存器10-1和寄存器10-2用于将缓存器6输出的数据p进行一个和两个时钟周期的延时，数据选择器10-3根据延时索引值N的数据j来选择不延时、一个以及两个时钟周期延时这三种数据作为输出数据k。
系统的工作状态分为准备阶段、出厂阶段、开机校准阶段和工作阶段；在准备阶段产生倍频时钟、延时校准参考信号及与参考时钟源相位同步的存储器读写地址等信号，在出厂阶段一次性获得并存储延时校准参数，在开机校准阶段对数据链路的延时进行校准，在工作阶段根据校准的结果调整数据链路的延时。
由系统结构可知，在出厂阶段和开机校准阶段，由于延时校准参考信号d与相参同步地址发生器7的值相参且周期同步，所以上述误差均方值最小意味着数据在延时校准阶段的所经过的数据链路与出厂阶段的数据链路延时相同，因此每次开机后经过延时校准的数据链路延时均与出厂时相同，即数据链路具有确定性延时。其中，缓存器6的数据读出侧、出厂校准存储器8、延时数值计算模块9和延时补偿模块10的工作时钟均未显示，其工作时钟为系统时钟。
值得说明的是出厂校准存储器8、延时数值计算模块9和延时补偿模块10中各自采用的延时周期数是基于每次开机时数据通过缓存器6进行时钟域转换时具有一个周期的延时不确定性的特点确定的。系统中除了参考时钟源1、模拟开关4、ADC5等模拟或者模数混合模块，其他功能模块易于在可编程逻辑器件中实现，系统也可用专用集成电路、分立器件电路等其他方式实现。
如图4所示，本发明的基于ADC的开机确定性延时方法，系统的工作阶段包括：准备阶段、出厂阶段、开机校准阶段和工作阶段；系统的工作方法包括如下步骤：
S1.准备阶段：
S1.1.将频率为K的参考时钟源1所产生的模拟参考时钟信号a通过功分器2功分为两路模拟正弦信号；
S1.2.将步骤S1.1中所产生的第一路模拟正弦信号通过频率综合器3后，输出M倍倍频模拟正弦信号作为ADC5的采样时钟b、系统时钟c，和1倍倍频模拟正弦信号作为频率为K的基准参考时钟e；将第二路模拟正弦信号输入模拟开关4作为延时校准参考信号d；
S1.3.将步骤S1.2所产生的频率为K的基准参考时钟e同步到系统时钟域作为计数器同步控制信号，以基准参考时钟e的任意一个上升沿作为计数器起始时刻，使用系统时钟产生周期为M、每周期从0计数到M-1、步进为1的循环计数器，以该循环计数器值i作为出厂校准存储器8的读写地址；
S2.进入出厂阶段：
使用模拟开关4选择将步骤S1.2中所产生的延时校准参考信号d输入ADC5进行采集，并将采集的数据g输入缓存器6进行时钟域转换，使数据从采样时钟域转换到系统时钟域；将连续的M个缓存器输出的数据p经过一个时钟周期的延时后一次性存入出厂校准存储器8中作为延时校准参数q，参数写入出厂校准存储器8时以步骤S1.3中循环计数器值i为写地址；
S3.进入开机校准阶段：
S3.1.每次重新开机后使用模拟开关4仍选择将步骤S1.2中产生的延时校准参考信号d输入ADC5进行采集，并将采集的数据g输入缓存器6进行时钟域转换，使数据从采样时钟域转换到系统时钟域；
S3.2.将连续的M个缓存器输出的数据p分为三路，其中，每个时钟周期从出厂校准存储器8中读取延时校准参数时以步骤S1.3中循环计数器值i为读地址；延时数值计算模块9计算延时索引值N并根据计算出的数据给出延时索引值N，即0,1,2；延时补偿模块10根据延时索引值N对缓存器6输出的数据进行延时补偿，输出确定性延时的数据；
S4.进入工作阶段：
S4.1.使用模拟开关4选择将目标信号输入端口输出的目标信号f输入ADC5进行采集，并将采集的数据g输入缓存器6进行时钟域转换，使数据从采样时钟域转换到系统时钟域；
S4.2.根据步骤S3.3中确定的延时索引值N将缓存器6输出的数据p延时N个系统时钟周期后输出数据k。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。