本发明涉及D触发器，特别涉及一种低功耗灵敏放大器型D触发器。
背景技术：
触发器是同步CMOS数字集成电路的重要组成部分，随着流水线技术的发展，触发器在数字电路中扮演越来越重要的角色。随着CMOS集成电路制造工艺的不断进步，集成电路的规模日益增大，功耗和散热问题越来越得到学术界和工业界的重视。研究表明，集成电路中触发器的功耗占系统总功耗的很大一部分，甚至高达60％，降低触发器的功耗可以大幅度减小系统功耗，所以低功耗触发器的研究尤为重要。
近年来，针对低功耗提出了多种新型触发器，灵敏放大器型D触发器就是其中比较好的一种结构，其因为几乎等于0的建立时间和低功耗特性受到广泛关注并被应用到电路设计中。如图1所示，传统的灵敏放大器型D触发器由灵敏放大级和锁存器级构成，其主要的缺点就是非对称的上升下降延时，当D＝1时，在时钟信号CLK的上升沿处，CLK上升沿导致节点Sb电位下拉至0，从而导致输出信号Q上拉至1，继而导致反相输出信号QB下拉至0，即输出Q上升为两级延时，而反相输出QB下降为三级延时。另外一个缺点就是灵敏放大级中的求值下拉路径包含三个串联的NMOS管，在时钟信号CLK上升沿处，当输入数据信号D＝1时，节点Sb处电位需经MOS管N1、N3和N5下拉到0，当输入数据信号D＝0时，节点Rb处电位需经晶体管N2、N4和N5下拉到0，这就导致求值速度慢，且内部充放电节点较多，除了节点Rb和Sb，还有A1、A2和A3，造成额外的功率损耗。
技术实现要素：
针对上述传统灵敏放大器型D触发器存在的上升下降延时不对称、求值速度慢和功耗高等不足之处，本发明提出一种低功耗灵敏放大器型D触发器，该结构具有独立求值路径，功耗小，且速度快，尤其是在低开关活动性应用中，有着显著的低功耗优势。
本发明的技术方案如下：
一种低功耗灵敏放大器型D触发器，包括输入反相级、灵敏放大级和锁存器级；所述输入反相级连接输入数据信号D和时钟信号CLK，用于产生反相输入数据信号DB和反相时钟信号CLKB；
所述灵敏放大级包括输入控制模块、预充电模块、数据保持模块和求值模块，
所述输入控制模块包括由时钟信号CLK和反相时钟信号CLKB控制的第一传输门TG1和第二传输门TG2，第一传输门TG1的输入端连接输入数据信号D，第二传输门TG2的输入端连接反相输入数据信号DB；
所述预充电模块包括第一PMOS管MP1和第二PMOS管MP2，第一PMOS管MP1和第二PMOS管MP2的栅极均连接时钟信号CLK，其源极均连接电源电位VDD，第一PMOS管MP1的漏极作为第一节点Sb，第二PMOS管MP2的漏极作为第二节点Rb；
所述数据保持模块第三PMOS管MP3、第四PMOS管MP4、第五NMOS管MN5、第六NMOS管MN6和第七NMOS管MN7，
第三PMOS管MP3的栅极连接第五NMOS管MN5的栅极、第六NMOS管MN6的漏极和第四PMOS管MP4的漏极并连接所述第二节点Rb，其漏极连接第五NMOS管MN5的漏极、第四PMOS管MP4的栅极和第六NMOS管MN6的栅极并连接所述第一节点Sb，其源极连接第四PMOS管MP4的源极并连接电源电压VDD；
第七NMOS管MN7的栅极连接时钟信号CLK，其漏极连接第五NMOS管MN5和第六NMOS管MN6的源极，其源极接地GND；
所述求值模块包括第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3和第四NMOS管MN4，
第一NMOS管MN1的栅极连接时钟信号CLK，其漏极连接所述第一节点Sb，其源极连接第三NMOS管MN3的漏极；
第二NMOS管MN2的栅极连接时钟信号CLK，其漏极连接所述第二节点Rb，其源极连接第四NMOS管MN4的漏极；
第三NMOS管MN3的栅极连接第一传输门TG1的输出端，其源极连接第四NMOS管MN4的源极并接地GND，第四NMOS管MN4的栅极连接第二传输门TG2的输出端；
所述锁存器级包括第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8、第八NMOS管MN8、第九NMOS管MN9、第十NMOS管MN10、第十一NMOS管MN11、第十二NMOS管MN12、第十三NMOS管MN13、第十四NMOS管MN14和第十五NMOS管MN15，
第五PMOS管MP5的栅极连接第十NMOS管MN10的栅极并连接所述第一节点Sb，其漏极连接第七PMOS管MP7、第八NMOS管MN8和第十二NMOS管MN12的漏极以及第八PMOS管MP8和第九NMOS管MN9的栅极并作为所述D触发器的输出端；
第六PMOS管MP6的栅极连接第十一NMOS管MN11的栅极并连接所述第二节点Rb，其漏极连接第八PMOS管MP8、第九NMOS管MN9和第十四NMOS管MN14的漏极以及第七PMOS管MP7和第八NMOS管MN8的栅极并作为所述D触发器的反相输出端；
第十三NMOS管MN13的栅极连接反相输入数据信号DB，其漏极连接第十二NMOS管MN12的源极，其源极连接第八NMOS管MN8的源极和第十NMOS管MN10的漏极；
第十五NMOS管MN15的栅极连接输入数据信号D，其漏极连接第十四NMOS管MN14的源极，其源极连接第九NMOS管MN9的源极和第十一NMOS管MN11的漏极；
第十二NMOS管MN12和第十四NMOS管MN14的栅极连接时钟信号CLK；
第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7和第八PMOS管MP8的源极连接电源电压VDD；
第十NMOS管MN10和第十一NMOS管MN11的源极接地GND。
具体的，所述输入反相级包括第一反相器INV1和第二反相器INV2，第一反相器INV1的输入端连接输入数据信号D，其输出端输出反相输入数据信号DB，第二反相器INV2的输入端连接时钟信号CLK，其输出端输出反相时钟信号CLKB。
具体的，所述第一传输门TG1和第二传输门TG2为具有相同结构的传输门，包括一个衬底接地GND的NMOS管和一个衬底接电源电压VDD的PMOS管，所述NMOS管的栅极连接反相时钟信号CLKB，所述PMOS管的栅极连接时钟信号CLK，所述NMOS管和PMOS管的源极互连作为传输门的输入端，其漏极互连作为传输门的输出端。
本发明的有益效果为：相比传统的灵敏放大器型D触发器，本发明提供的灵敏放大器型D触发器改进了灵敏放大器级，将求值路径上的三个串联NMOS管减小为两个，求值速度更快，减小了内部充放电节点，功耗更小；同时在锁存器级将N-C2MOS技术与传统与非门NAND型SR锁存器相结合，大大减小输出下降延时；本发明提供的D触发器结构具备低功耗、高速度的特性，功耗延时积PDP得到了很大程度的改善。
附图说明
图1为传统的灵敏放大器型D触发器的电路结构图。
图2为本发明提出的一种低功耗灵敏放大器型D触发器的电路结构图。
具体实施方式
下面结合附图和具体实施例对本发明进行详细的描述。
如图2所示为本发明提出的低功耗灵敏放大器型D触发器的电路结构图，具有独立求值路径，包括输入反相级，灵敏放大级和锁存器级。
其中为减小传统灵敏放大器型D触发器中灵敏放大级求值路径串联晶体管数目多的问题，本发明提供的D触发器采用了具有独立求值路径的灵敏放大级；灵敏放大级包括输入控制模块、预充电模块，数据保持模块和求值模块，数据保持模块中第三PMOS管MP3和第五NMOS管MN5构成一个反相器，反相器的输入端连接第二节点Rb，输出端连接第一节点Sb；第四PMOS管MP4和第六NMOS管MN6也构成一个反相器，其输入端连接第一节点Sb，其输出端连接第二节点Rb。
为减小传统灵敏放大器型D触发器中SR锁存器级求值存在的非对称上升下降延时导致的下降延时大的问题，本发明提供的D触发器采用了新型的具有独立输出下拉路径的锁存器级。其中第五PMOS管MP5、第七PMOS管MP7、第八NMOS管MN8和第十NMOS管MN10构成一个二输入与非门，两个输入端分别连接第一节点Sb和D触发器的反相输出信号QB，其输出端连接D触发器的输出信号Q；第六PMOS管MP6、第八PMOS管MP8、第九NMOS管MN9和第十一NMOS管MN11也构成一个二输入与非门，其两个输入端分别连接第二节点Rb和D触发器的输出信号Q，其输出端连接D触发器的反相输出信号QB。
本实施例中输入反相级包括第一反相器INV1和第二反相器INV2，第一反相器INV1用于产生反相输入数据信号DB，第二反相器INV2用于产生反相时钟信号CLKB。本实施例中的第一传输门TG1和第二传输门TG2为具有相同结构的传输门，包括一个衬底接地GND的NMOS管和一个衬底接电源电压VDD的PMOS管，NMOS管的栅极连接反相时钟信号CLKB，PMOS管的栅极连接时钟信号CLK，NMOS管和PMOS管的源极互连作为传输门的输入端，其漏极互连作为传输门的输出端。
本发明的工作过程为：
当输入数据信号D为高电平，在时钟信号CLK为低电平时，输入反相级产生的反相时钟信号CLKB为高电平，产生的反相输入数据信号DB为低电平。同时，第一PMOS管MP1和第二PMOS管MP2导通，进入预充电状态，第一节点Sb和第二节点Rb均被充电至高电平。第五NMOS管MN5和第六NMOS管MN6导通，第七NMOS管MN7关断，节点N(即第一NMOS管MN7的漏端)被充电至高电平。第五PMOS管MP5和第六PMOS管MP6关断，第十NMOS管MN10和第十一NMOS管MN11导通，第十NMOS管MN10和第十一NMOS管MN11的漏极被下拉至低电平，第七PMOS管MP7、第八PMOS管MP8、第八NMOS管MN8和第九NMOS管MN9构成首尾相连的两个反向器，形成数据保持单元，则D触发器的输出信号Q和反相输出信号QB保持原状态不变。第一CMOS传输门TG1和第二CMOS传输门TG2开启，第三NMOS管MN3导通，第四NMOS管MN4关断，节点S1(即第三NMOS管MN3的漏端)经第三NMOS管MN3下拉至低电平。
在时钟信号CLK的上升沿处，反向时钟信号CLKB变为低电平，受时钟信号CLK控制的第一NMOS管MN1和第二NMOS管MN2导通，第一节点Sb处的电位经第一NMOS管MN1被下拉至低电平。第一CMOS传输门TG1和第二CMOS传输门TG2关断，隔离输入数据信号D和反相输入数据信号DB，避免其翻转的影响。第七NMOS管MN7导通，第三PMOS管MP3、第四PMOS管MP4、第五NMOS管MN5和第六NMOS管MN6构成首尾相连的一对反相器，形成数据保持，第二节点Rb处的电位保持高电平，第一节点Sb处的电位保持低电平，完成第一级的求值，即完成输入数据信号D到第一节点Sb和第二节点Rb的数据传输。第一节点Sb处的电位保持低电平，第五PMOS管MP5导通，输出信号Q被上拉至高电平，串联的第十四NMOS管MN14、第十五NMOS管MN15均导通，受第二节点Rb处高电平控制的第十一NMOS管MN11导通，反相输出信号QB被下拉至低电平。实现高电平输入数据信号D到输出信号Q和反相输出信号QB的数据传输。
当输入数据信号D为低电平，在时钟信号CLK为低电平时，输入反相级产生反相时钟信号CLKB为高电平，产生反相输入数据信号DB为高电平。同时，第一PMOS管MP1和第二PMOS管MP2导通，进入预充电状态，第一节点Sb和第二节点Rb均被充电至高电平。第五NMOS管MN5和第六NMOS管MN6导通，第七NMOS管MN7关断，节点N被充电至高电平。第五PMOS管MP5和第六PMOS管MP6关断，第十NMOS管MN10和第十一NMOS管MN11导通，第十NMOS管MN10和第十一NMOS管MN11的漏极被下拉至低电平，第七PMOS管MP7、第八PMOS管MP8、第八NMOS管MN8和第九NMOS管MN9构成首尾相连的两个反向器，形成数据保持单元，则D触发器的输出信号Q和反相输出信号QB保持原状态不变。第一CMOS传输门TG1和第二CMOS传输门TG2开启，第四NMOS管MN4导通，第三NMOS管MN3关断，节点R1(即第四NMOS管MN4的漏端)经第四NMOS管MN4下拉至低电平。
在时钟信号CLK的上升沿处，反向时钟信号CLKB变为低电平，受时钟信号CLK控制的第一NMOS管MN1和第二NMOS管MN2导通，第二节点Rb处的电位经第二NMOS管MN2被下拉至低电平。第一CMOS传输门TG1和第二CMOS传输门TG2关断，隔离输入数据信号D和反相输入数据信号DB，避免其翻转的影响。第七NMOS管MN7导通，第三PMOS管MP3、第四PMOS管MP4、第五NMOS管MN5和第六NMOS管MN6构成首尾相连的一对反相器，形成数据保持，第二节点Rb处的电位保持低电平，第一节点Sb处的电位保持高电平，完成第一级的求值，即完成输入数据信号D到第一节点Sb和第二节点Rb的数据传输。第二节点Rb处的电位保持低电平，第六PMOS管MP6导通，反相输出信号QB被上拉至高电平，串联的第十二NMOS管MN12、第十三NMOS管MN13均导通，受第一节点Sb处的高电平控制的第十NMOS管MN10导通，输出信号Q被下拉至低电平。实现低电平输入数据信号D到输出信号Q和反相输出信号QB的数据传输。
相比传统的灵敏放大器型D触发器，本发明改进了灵敏放大器级，将求值路径上的三个串联NMOS管减小为两个，求值速度更快，同时减小了内部充放电节点，功耗更小。锁存器级将N-C2MOS技术与传统NAND型SR锁存器结合，大大减小输出下降延时。综上本发明提供的D触发器具备低功耗，高速度的特性，功耗延时积PDP得到很大改善。在开关活动性较小时，内部充放电功耗所占比例较大，本发明的功耗优势会更加明显，因此本发明尤其适用于低开关活动性应用中。
本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种具体变形和组合，这些变形和组合仍然在本发明的保护范围内。