1.一种低功耗灵敏放大器型D触发器，包括输入反相级、灵敏放大级和锁存器级；所述输入反相级连接输入数据信号(D)和时钟信号(CLK)，用于产生反相输入数据信号(DB)和反相时钟信号(CLKB)；
其特征在于，所述灵敏放大级包括输入控制模块、预充电模块、数据保持模块和求值模块，
所述输入控制模块包括由时钟信号(CLK)和反相时钟信号(CLKB)控制的第一传输门(TG1)和第二传输门(TG2)，第一传输门(TG1)的输入端连接输入数据信号(D)，第二传输门(TG2)的输入端连接反相输入数据信号(DB)；
所述预充电模块包括第一PMOS管(MP1)和第二PMOS管(MP2)，第一PMOS管(MP1)和第二PMOS管(MP2)的栅极均连接时钟信号(CLK)，其源极均连接电源电位(VDD)，第一PMOS管(MP1)的漏极作为第一节点(Sb)，第二PMOS管(MP2)的漏极作为第二节点(Rb)；
所述数据保持模块第三PMOS管(MP3)、第四PMOS管(MP4)、第五NMOS管(MN5)、第六NMOS管(MN6)和第七NMOS管(MN7)，
第三PMOS管(MP3)的栅极连接第五NMOS管(MN5)的栅极、第六NMOS管(MN6)的漏极和第四PMOS管(MP4)的漏极并连接所述第二节点(Rb)，其漏极连接第五NMOS管(MN5)的漏极、第四PMOS管(MP4)的栅极和第六NMOS管(MN6)的栅极并连接所述第一节点(Sb)，其源极连接第四PMOS管(MP4)的源极并连接电源电压(VDD)；
第七NMOS管(MN7)的栅极连接时钟信号(CLK)，其漏极连接第五NMOS管(MN5)和第六NMOS管(MN6)的源极，其源极接地(GND)；
所述求值模块包括第一NMOS管(MN1)、第二NMOS管(MN2)、第三NMOS管(MN3)和第四NMOS管(MN4)，
第一NMOS管(MN1)的栅极连接时钟信号(CLK)，其漏极连接所述第一节点(Sb)，其源极连接第三NMOS管(MN3)的漏极；
第二NMOS管(MN2)的栅极连接时钟信号(CLK)，其漏极连接所述第二节点(Rb)，其源极连接第四NMOS管(MN4)的漏极；
第三NMOS管(MN3)的栅极连接第一传输门(TG1)的输出端，其源极连接第四NMOS管(MN4)的源极并接地(GND)，第四NMOS管(MN4)的栅极连接第二传输门(TG2)的输出端；
所述锁存器级包括第五PMOS管(MP5)、第六PMOS管(MP6)、第七PMOS管(MP7)、第八PMOS管(MP8)、第八NMOS管(MN8)、第九NMOS管(MN9)、第十NMOS管(MN10)、第十一NMOS管(MN11)、第十二NMOS管(MN12)、第十三NMOS管(MN13)、第十四NMOS管(MN14)和第十五NMOS管(MN15)，
第五PMOS管(MP5)的栅极连接第十NMOS管(MN10)的栅极并连接所述第一节点(Sb)，其漏极连接第七PMOS管(MP7)、第八NMOS管(MN8)和第十二NMOS管(MN12)的漏极以及第八PMOS管(MP8)和第九NMOS管(MN9)的栅极并作为所述D触发器的输出端；
第六PMOS管(MP6)的栅极连接第十一NMOS管(MN11)的栅极并连接所述第二节点(Rb)，其漏极连接第八PMOS管(MP8)、第九NMOS管(MN9)和第十四NMOS管(MN14)的漏极以及第七PMOS管(MP7)和第八NMOS管(MN8)的栅极并作为所述D触发器的反相输出端；
第十三NMOS管(MN13)的栅极连接反相输入数据信号(DB)，其漏极连接第十二NMOS管(MN12)的源极，其源极连接第八NMOS管(MN8)的源极和第十NMOS管(MN10)的漏极；
第十五NMOS管(MN15)的栅极连接输入数据信号(D)，其漏极连接第十四NMOS管(MN14)的源极，其源极连接第九NMOS管(MN9)的源极和第十一NMOS管(MN11)的漏极；
第十二NMOS管(MN12)和第十四NMOS管(MN14)的栅极连接时钟信号(CLK)；
第五PMOS管(MP5)、第六PMOS管(MP6)、第七PMOS管(MP7)和第八PMOS管(MP8)的源极连接电源电压(VDD)；
第十NMOS管(MN10)和第十一NMOS管(MN11)的源极接地(GND)。
2.根据权利要求1所述的低功耗灵敏放大器型D触发器，其特征在于，所述输入反相级包括第一反相器(INV1)和第二反相器(INV2)，第一反相器(INV1)的输入端连接输入数据信号(D)，其输出端输出反相输入数据信号(DB)，第二反相器(INV2)的输入端连接时钟信号(CLK)，其输出端输出反相时钟信号(CLKB)。
3.根据权利要求1所述的低功耗灵敏放大器型D触发器，其特征在于，所述第一传输门(TG1)和第二传输门(TG2)为具有相同结构的传输门，包括一个衬底接地(GND)的NMOS管和一个衬底接电源电压(VDD)的PMOS管，所述NMOS管的栅极连接反相时钟信号(CLKB)，所述PMOS管的栅极连接时钟信号(CLK)，所述NMOS管和PMOS管的源极互连作为传输门的输入端，其漏极互连作为传输门的输出端。