本发明涉及集成电路设计领域，具体涉及一种具有宽频率输入范围的延迟锁相环。
背景技术：
随着CMOS集成电路工艺的发展，时钟电路在数字和模拟集成电路设计中都具有非常重要的作用。但PLL(Phasel Locked Loop)锁相环基本上都是采用模拟电路设计完成的，电路的噪声问题较大，而且电路设计难度大，可复用性差。DLL(Delay Locked Loop)延迟锁定回路尤其是全数字的DLL电路由于其基于数字逻辑完成，电路噪声性能较好，而且电路可复用性强，应用越来越广泛。
而且在一些电路设计中，不仅对时钟频率提出严格要求更对时钟的相位也十分关注。比如，在TDC中等相位差时钟是进行时间测量的一个重要部分；在SDRAM中，要求输入时钟和输出时钟的相位严格相等。在对相位有要求的领域，DLL的作用就越发突出。而对于全数字DLL，由于延迟单元个数限制导致DLL工作频率范围受限，导致DLL可复用性变差。
技术实现要素：
本发明所要解决的技术问题为提供一种具有宽频率输入范围的延迟锁相环，其中，延迟模块中包括多条延迟链，通过内部自动选择延迟链，使得DLL始终能正常工作，提高了DLL的工作频率范围。
为了实现上述目的，本发明采用如下技术方案：一种具有宽频率输入范围的延迟锁相环，包括相位检测模块、延迟模块、控制模块、调节模块和选择模块，所述相位检测模块包括两个输入端口和相位状态输出端口，其中，所述相位检测模块的两个输入端口分别连接参考时钟和反馈时钟，相位状态输出端口连接所述控制模块的输入端口；所述控制模块的输出端口连接所述选择模块的输入端口Ⅰ，用于向所述选择模块输出控制字；所述延迟模块的输入端口连接所述参考时钟，所述延迟模块的输出端口连接所述选择模块的输入端口Ⅱ，用于向所述选择模块输出延迟时钟，所述延迟单元中包括至少一条延迟链；所述选择模块的输出端口输出选择后的时钟，所述调节模块的两个输入端口分别连接计数时钟和参考时钟，所述调节模块的输出端口连接所述延迟模块；所述控制模块根据所述相位检测模块的输出结果调整各个相位对应的控制字，所述选择模块根据所述控制模块输出的控制字将对应的延时时钟选择为对应的结构输出。
进一步地，所述延迟模块A个延迟链组成，其中，每个延迟链由相同的延迟单元串联而成，不同延迟链中的延迟单元不同，A为大于等于1的整数。
进一步地，所述调节模块包括计数单元、存储单元和比较单元，其中，所述计数单元的两个输入端分别连接参考时钟和计数时钟，所述计数单元的输出端口同时连接所述比较单元和存储单元，所述存储单元的输出端口连接所述比较单元的另一输入端口，所述比较模块的输出端口为所述调节模块的输出端口；其中，在计数单元中，所述计数时钟和对参考时钟进行计数，存储单元中保存计数单元中的上一次计数值，比较单元对当前计数值和存储单元中存储的计数值进行比较。
进一步地，当所述延迟锁相环的工作时钟稳定不变时，所述计数单元中的计数值不变，所述存储单元中存储的计数值不变，所述调节模块输出控制信号控制所述延迟单元中的延迟链保持不变。
进一步地，当所述延迟锁相环的工作时钟变化时，所述计数单元中的计数值发生变化，所述存储单元中存储的计数值发生变化，所述调节模块输出控制信号控制所述延迟模块中的延迟链发生变化。
进一步地，当所述计数单元中的计数值大于所述存储单元的存储值时，所述调节模块输出控制信号控制所述延迟模块选择延迟时间更长的延迟链，其中，延迟时间为所述延迟链中单个延迟单元的延迟时间。
进一步地，当所述计数单元中的计数值小于所述存储单元的存储值时，所述调节模块输出控制信号控制所述延迟模块选择延迟时间更短的延迟链，其中，延迟时间为所述延迟链中单个延迟单元的延迟时间。
进一步地，所述相位状态输出端口输出三种相位检测结果，分别对应反馈时钟延后于参考时钟、反馈时钟超前于参考时钟、反馈时钟与参考时钟同步。
进一步地，所述计数时钟为外部输入的稳定周期方波，且所述计数时钟的周期小于参考时钟的周期。
进一步地，所述反馈时钟为2π相位时钟。
本发明的有益效果为：现有技术中由于DLL的工作频率改变时，可能会导致超出控制模块的计数，使得DLL无法正常工作，本发明中延迟模块包括多个延迟链，且每个延迟链由相同的延迟单元串联而成，不同延迟链中的延迟单元不同，通过内部自动选择延迟链，使得DLL始终能正常工作，提高了DLL的工作频率范围。
附图说明
图1为本发明一种具有宽频率输入范围的延迟锁相环的框架示意图。
图2为本发明中调节模块的结构示意图。
图3为本发明实施例1中一种具有宽频率输入范围的延迟锁相环对应的结构图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面结合附图对本发明的具体实施方式做进一步的详细说明。
如附图1所示，本发明提供的一种具有宽频率输入范围的延迟锁相环，包括相位检测模块、延迟模块、控制模块、调节模块和选择模块，相位检测模块包括两个输入端口和相位状态输出端口，其中，相位检测模块的两个输入端口分别连接参考时钟CLK-REF和反馈时钟CLK-FB，相位状态输出端口连接控制模块的输入端口，且相位状态输出端口输出三种相位检测结果，分别对应反馈时钟延后于参考时钟、反馈时钟超前于参考时钟、反馈时钟与参考时钟同步；控制模块的输出端口连接选择模块的输入端口Ⅰ，用于向选择模块输出至少一个控制字；延迟模块的输入端口连接参考时钟，延迟模块的输出端口连接选择模块的输入端口Ⅱ，用于向选择模块输出延迟时钟，延迟单元中包括至少一条延迟链；选择模块的输出端口输出选择后的时钟，调节模块的两个输入端口分别连接计数时钟CLK-C和参考时钟CLK-REF，计数时钟CLK-C频率高于参考时钟CLK-REF，且调节时钟是外部输入的稳定周期方波，参考时钟CLK-REF是DLL的工作时钟，调节模块的输出端口连接延迟模块；控制模块根据相位检测模块的输出结果调整各个相位对应的控制字，选择模块根据控制模块输出的控制字将对应的延时时钟选择为对应的结构输出，其中2π相位时钟即为反馈时钟。
其中，延迟模块A个延迟链组成，其中，每个延迟链由相同的延迟单元串联而成，不同延迟链中的延迟单元不同，A为大于等于1的整数。最终延迟模块工作在哪个延迟链由调节模块输出的控制信号决定。
调节模块包括计数单元、存储单元和比较单元，其中，计数单元的两个输入端分别连接参考时钟和计数时钟，计数单元的输出端口同时连接比较单元和存储单元，存储单元的输出端口连接比较单元的另一输入端口，比较模块的输出端口为调节模块的输出端口；其中，在计数单元中，计数时钟和对参考时钟进行计数，存储单元中保存计数单元中的上一次计数值，比较单元对当前计数值和存储单元中存储的计数值进行比较。
当延迟锁相环工作时，计数时钟对参考时钟计数，每次计数结束将计数值与存储单元中的上一次存储值进行对比。当延迟锁相环的工作时钟稳定不变时，计数单元中的计数值不变，存储单元中存储的计数值不变，调节模块输出控制信号控制延迟单元中的延迟链保持不变。当延迟锁相环的工作时钟变化时，计数单元中的计数值发生变化，存储单元中存储的计数值发生变化，调节模块输出控制信号控制延迟模块中的延迟链发生变化。若当前延迟链下，延迟锁相环能正常工作，则无需调节延迟链；若当前延迟链下，延迟锁相环无法正常工作，则比较单元判断两次计数结果并输出控制信号，控制信号改变延迟模块中的延迟链，且将当前计数代替上一次计数存在存储模块中，若此延迟锁相环在此延迟链下仍然无法正常工作，则继续调节延迟链。
具体地，计当前调节时钟计数为C1，存储器中的上一次计数为C0，若C1>C0，则说明当前参考时钟周期变大，参考时钟频率减小，在则需要增大延迟链里的延迟单元的延迟时间，调节模块输出控制信号，选择延迟更大的延迟链；若C1<C0，则说明当前参考时钟周期变小，参考时钟频率增大，在则需要减小延迟链里的延迟单元的延迟时间，调节模块输出控制信号，选择延迟更小的延迟链；重复以上工作，直到DLL能正常工作。
实施例1
图3给出了一个基于图1的i＝1，k＝300，m＝7的4相位的延迟锁相环结构示意图，其中所有模块的触发沿均为上升沿，m+1表示Ci对应的二进制表述的位数。
延迟锁相环锁定的最终时钟为CLK_OUT，这个时钟对应的控制字依次为C[7:0]，CLK_OUT为反馈时钟CLK_FB。
其中选择模块的输入输出始终保持以下关系：
CLK_OUT_OUT＝CLK_D[a]，a＝C[7:0]；且a∈[0，300]。
其中，CLK_C为计数时钟，CLK_REF为参考时钟，CLK_C的周期记为Tc，CLK_REF的周期记为Tr，时钟满足Tc<Tr.存储模块中保存的计数记为C0，当前计数记为C1.
在延迟锁相环正常工作且CLK_REF频率不变时，C0＝C1，延迟模块保持当前工作延迟链继续工作；
当CLK_REF变化，则C0≠C1，延迟锁相环的相位检测模块、选择模块和控制模块重新调节。
若在控制模块的控制范围内延迟锁相环能正常工作，则延迟锁相环继续工作在当前延迟链，且将C0的值改为C1，继续保存；
若在控制模块的控制范围内延迟锁相环无法正常工作，则需要改变延迟链。
调节模块中的比较单元开始工作，比较单元比较C0和C1的大小。
若C1>C0，则说明延迟锁相环当前的参考时钟周期大于之前的参考时钟周期，则需要将延迟加大，比较单元输出比较结果，延迟模块选择延迟更大的延迟链，相位检测模块、选择模块和控制模块重新调节且将此时的C0改为C1；
若C1<C0，则说明延迟锁相环当前的参考时钟周期小于之前的参考时钟周期，则需要将延迟减小，比较模块输出比较结果，相位检测模块、选择模块和控制模块选择延迟更小的延迟链，相位检测模块、选择模块和控制模块重新调节且将此时的C0改为C1；
重复以上步骤，直到延迟锁相环能稳定工作。
以上所述仅为本发明的优选实施例，所述实施例并非用于限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明所附权利要求的保护范围内。