本发明涉及一种高速动态锁存型比较器，同时也涉及包括该高速动态锁存型比较器的集成电路芯片及相应的通信终端，属于模拟集成电路技术领域。
背景技术：
随着数字技术与半导体技术的快速发展，大量的模拟信号都需要转换为数字信号来处理，模数转换器(adc)作为连接模拟信号数字信号的桥梁，扮演着愈发重要的角色，信息传播的高速发展同样对模数转换器提出了更高的要求。
比较器作为模数转换器的核心模块，其精度、延时、功耗、失调等指标对整个模数转换器的性能有至关重要的影响，甚至影响整个系统的性能。其中，在低功耗高速模数转换器中通常采用动态锁存型比较器。该动态锁存型比较器是一种特殊的比较器结构，其通过动态锁存技术可以实现较高的比较速度，这种比较器只有在输出翻转的一瞬间会消耗能量，而其它时刻均静止无能量消耗。
如图1所示，现有的动态锁存型比较器主要由三个pmos晶体管、四个nmos晶体管和两个反相器组成，vinp和vinn分别为比较器的同相输入和反相输入端，outp和outn为比较器的同相输出端和反相输出端，clk为比较器的控制时钟。该动态锁存型比较器由于输入晶体管m1和m2的衬底偏置效应会降低比较器的响应速度，通常将输入晶体管m1和m2的衬底与源极相连接以降低衬底偏置效应。为了进一步提升动态锁存型比较器的响应速度，需要对现有的动态锁存型比较器的结构进行改进。
技术实现要素：
本发明所要解决的首要技术问题在于提供一种高速动态锁存型比较器。
本发明所要解决的另一技术问题在于提供一种包括该高速动态锁存型比较器的集成电路芯片及相应的通信终端。
为了实现上述发明目的，本发明采用下述的技术方案：
根据本发明实施例的第一方面，提供一种高速动态锁存型比较器，包括偏置模块、输入模块、交叉耦合锁存模块、第一复位模块、第二复位模块、第一输出模块和第二输出模块，所述偏置模块与所述输入模块连接，所述输入模块分别与所述交叉耦合锁存模块、所述第一输出模块和所述第二输出模块连接，所述交叉耦合锁存模块与所述第一复位模块和所述第二复位模块连接；
所述偏置模块用于为所述输入模块提供偏置电流；
所述输入模块用于分别将接入的正向输入信号和反向输入信号转换为对应的电流信号输入到所述交叉耦合锁存模块中；
所述第一复位模块与所述第二复位模块用于分别接入时钟信号，通过所述时钟信号控制所述交叉耦合锁存模块实现所述高速动态锁存型比较器的复位功能和比较功能，并通过所述第一输出模块和所述第二输出模块输出正向输出信号和反向输出信号。
其中较优地，所述偏置模块采用第一pmos晶体管；所述第一pmos晶体管的源极连接电源，栅极连接偏置电压，漏极连接所述输入模块。
其中较优地，所述输入模块包括第二pmos晶体管和第三pmos晶体管，所述第二pmos晶体管的源极分别与所述第三pmos晶体管的源极和所述第一pmos晶体管的漏极连接，所述第二pmos晶体管和所述第三pmos晶体管的栅极和漏极分别与所述交叉耦合锁存模块连接，所述第二pmos晶体管的漏极分别与所述第一输出模块和所述第三pmos晶体管的栅极连接，所述第三pmos晶体管的漏极分别与所述第二输出模块和所述第二pmos晶体管的栅极连接。
其中较优地，所述第二pmos晶体管的衬底端作为同相输入端，用于接入正向输入信号；所述第三pmos晶体管的衬底端作为反相输入端，用于接入反向输入信号，使得所述第二pmos晶体管和所述第三pmos晶体管的栅跨导和衬底偏置效应引入的背栅跨导提升所述高速动态锁存型比较器的响应速度。
其中较优地，所述交叉耦合锁存模块包括第一nmos晶体管和第二nmos晶体管，所述第一nmos晶体管的栅极分别与所述第二pmos晶体管的栅极、所述第三pmos晶体管的漏极、所述第二输出模块、所述第二nmos晶体管的漏极连接，所述第二nmos晶体管的栅极分别与所述第三pmos晶体管的栅极、所述第二pmos晶体管的漏极、所述第一输出模块和所述第一nmos晶体管的漏极连接，所述第一nmos晶体管和所述第二nmos晶体管的源极分别接地，所述第一nmos晶体管的漏极与所述第一复位模块连接，所述第二nmos晶体管的漏极与所述第二复位模块连接。
其中较优地，所述第一复位模块采用第三nmos晶体管，所述第三nmos晶体管的栅极接入时钟信号，所述第三nmos晶体管的漏极与所述第一nmos晶体管的漏极连接，所述第三nmos晶体管的源极接地；
所述第二复位模块采用第四nmos晶体管，所述第四nmos晶体管的栅极接入时钟信号，所述第四nmos晶体管的漏极与所述第二nmos晶体管的漏极连接，所述第四nmos晶体管m6的源极接地；
通过所述时钟信号分别控制所述第三nmos晶体管和所述第四nmos晶体管的通断。
其中较优地，所述第一输出模块采用第一反相器，所述第二输出模块采用第二反相器，所述第一反相器的输出端作为同相输出端，用于输出正向输入信号，所述第二反相器的输出端作为反相输出端，用于输出反向输出信号。
其中较优地，当所述时钟信号为高电平时，所述第三nmos晶体管和所述第四nmos晶体管导通，所述正向输出信号和所述反向输出信号分别通过所述第三nmos晶体管和所述第四nmos晶体管均被拉低到地，使得所述交叉耦合锁存模块处于复位阶段；
当所述时钟信号为低电平时，所述第三nmos晶体管和所述第四nmos晶体管截止，所述正向输入信号通过所述交叉耦合锁存模块实现对地断开以控制反向输入信号拉低到地，所述反向输入信号通过所述交叉耦合锁存模块实现对地断开以控制所述正向输出信号拉低到地，并且所述正向输入信号与所述反向输入信号被所述交叉耦合锁存模块锁存，通过所述第一输出模块和所述第二输出模块输出正向输出信号和反向输出信号。
根据本发明实施例的第二方面，提供一种集成电路芯片，包括上述的高速动态锁存型比较器。
根据本发明实施例的第三方面，提供一种通信终端，包括上述的高速动态锁存型比较器。
在本发明所提供的高速动态锁存型比较器中，将输入模块的第二pmos晶体管和第三pmos晶体管的衬底端分别作为本高速动态锁存型比较器的同相输入端和反相输入端，分别接入正向输入信号和反向输入信号；并利用第二pmos晶体管和第三pmos晶体管的栅跨导和衬底偏置效应引入的背栅跨导对本高速动态锁存型比较器的响应速度产生积极的贡献，有效提升了该高速动态锁存型比较器的响应速度。
附图说明
图1为现有动态锁存型比较器的电路原理图；
图2为本发明所提供的高速动态锁存型比较器的电路原理图。
具体实施方式
下面结合附图和具体实施例对本发明的技术内容做进一步的详细说明。
如图2所示，本发明所提供的高速动态锁存型比较器包括偏置模块1、输入模块2、交叉耦合锁存模块3、第一复位模块4、第二复位模块5、第一输出模块6和第二输出模块7。其中，偏置模块1与输入模块1连接，输入模块1分别与交叉耦合锁存模块3、第一输出模块6和第二输出模块7连接，交叉耦合锁存模块3与第一复位模块4和第二复位模块5连接。
其中，偏置模块1采用第一pmos晶体管mb，该第一pmos晶体管mb的源极连接电源电压vdd，第一pmos晶体管mb的栅极连接偏置电压vbias，第一pmos晶体管mb的漏极连接输入模块2。偏置模块1用于分别为输入模块2、交叉耦合锁存模块3、第一复位模块4、第二复位模块5、第一输出模块6和第二输出模块7提供偏置电流，使其能够正常工作。
输入模块2包括第二pmos晶体管m1和第三pmos晶体管m2，第二pmos晶体管m1的源极分别与第三pmos晶体管m2的源极和第一pmos晶体管mb的漏极连接；第二pmos晶体管m1的衬底端作为同相输入端，用于接入正向输入信号vinp；第三pmos晶体管m2的衬底端作为反相输入端，用于接入反向输入信号vinn；第二pmos晶体管m1和第三pmos晶体管m2的栅极和漏极分别与交叉耦合锁存模块3连接，并且，第二pmos晶体管m1的漏极分别与第一输出模块6和第三pmos晶体管m2的栅极连接；第三pmos晶体管m2的漏极分别与第二输出模块7和第二pmos晶体管m1的栅极连接。通过输入模块2分别将接入的正向输入信号vinp和反向输入信号vinn转化成对应的电流信号，并对该电流信号进行放大后输出。并且，采用输入模块2的第二pmos晶体管m1和第三pmos晶体管m2的衬底端分别接入正向输入信号vinp和反向输入信号vinn，这样第二pmos晶体管m1和第三pmos晶体管m2的栅跨导和衬底偏置效应引入的背栅跨导均对本高速动态锁存型比较器的响应速度产生积极的贡献，有效提升了该高速动态锁存型比较器的响应速度。
交叉耦合锁存模块3用于完成本高速动态锁存型比较器的比较功能和复位功能，并在比较阶段加快放电速度。该交叉耦合锁存模块3包括第一nmos晶体管m3和第二nmos晶体管m4，第一nmos晶体管m3的栅极分别与第二pmos晶体管m1的栅极、第三pmos晶体管m2的漏极、第二输出模块7、第二nmos晶体管m4的漏极连接；第二nmos晶体管m4的栅极分别与第三pmos晶体管m2的栅极、第二pmos晶体管m1的漏极、第一输出模块6和第一nmos晶体管m3的漏极连接。因此，第一nmos晶体管m3的栅极和漏极与第二nmos晶体管m4的栅极和漏极实现交叉耦合；第一nmos晶体管m3和第二nmos晶体管m4的源极分别接地，第一nmos晶体管m3的漏极与第一复位模块4连接，第二nmos晶体管m4的漏接与第二复位模块5连接。
第一复位模块4与第二复位模块5用于接入时钟信号clk，并通过时钟信号clk控制交叉耦合锁存模块3在复位阶段进行复位。并且，通过时钟信号clk还可以控制交叉耦合锁存模块3进入比较阶段，从而实现本高速动态锁存型比较器的比较功能。其中，第一复位模块4采用第三nmos晶体管m5，第二复位模块5采用第四nmos晶体管m6。第三nmos晶体管m5的栅极作为时钟信号输入端，用于接入时钟信号clk，通过时钟信号clk控制第三nmos晶体管m5的通断。第三nmos晶体管m5的漏极与第一nmos晶体管m3的漏极连接。第四nmos晶体管m6的栅极作为时钟信号输入端，用于接入时钟信号clk，通过时钟信号clk控制第四nmos晶体管m6的通断。第四nmos晶体管m6的漏极与第二nmos晶体管m4的漏极连接。第三nmos晶体管m5和第四nmos晶体管m6的源极分别接地。
第一输出模块6采用第一反相器inv1，第二输出模块7采用第二反相器inv2。第一反相器inv1的输出端作为同相输出端outp，第二反相器inv2的输出端作为反相输出端outn。通过第一反相器inv1和第二反相器inv2将输出的正向输出信号和反向输出信号转化为二进制形式的数字信号进行输出，并增加输出数字信号的驱动能力。
本发明所提供的高速动态锁存型比较器的工作过程为：当时钟信号clk为高电平时，即时钟信号clk为逻辑1(即电压值为vdd)时，第一复位模块4和第二复位模块5中的第三nmos晶体管m5和第四nmos晶体管m6导通，正向输出信号和反向输出信号分别通过第三nmos晶体管m5和第四nmos晶体管m6均被拉低到地实现使本高速动态锁存型比较器进入复位阶段，此时，同相输出端outp和反相输出端outn均输出逻辑1。
当时钟信号clk为低电平时，即时钟信号clk为逻辑0(即电压值为0)时，第一复位模块4和第二复位模块5中的第三nmos晶体管m5和第四nmos晶体管m6截止，本高速动态锁存型比较器进入比较阶段，正向输入信号vinp与反向输入信号vinn分别输入到交叉耦合锁存模块3中进行比较。以正向输入信号vinp>反向输入信号vinn为例，此时正向输入信号vinp上升速度慢于反向输入信号vinn，随着反向输入信号vinn的不断升高，当其达到预设值时，第一nmos晶体管m3导通，从而将正向输入信号vinp拉低到地，而第二nmos晶体管m4维持截止状态，使得反向输入信号vinn呈现高电平，并被交叉耦合锁存模块3锁存。因此，第一反相器inv1的同相输出端outp输出逻辑1，反相输出端outn输出逻辑0。
反之，反向输入信号vinn>正向输入信号vinp时，此时反向输入信号vinn上升速度慢于正向输入信号vinp，随着正向输入信号vinp的不断升高，当其达到预设值时，第二nmos晶体管m4导通，从而将反向输入信号vinn拉低到地，而第一nmos晶体管m3维持截止状态，使得正向输入信号vinp呈现高电平，并被交叉耦合锁存模块3锁存。因此，第一反相器inv1的同相输出端outp输出逻辑0，反相输出端outn输出逻辑1。
为了使本发明所提供的高速动态锁存型比较器的技术方案更加清晰明确，下面以一个实施例为典型示例进行详细说明。
本实施例采用0.11umcmos工艺实现，其中，第一pmos晶体管mb的宽长比为1um/0.2um，第二pmos晶体管m1和第三pmos晶体管m2的宽长比为1um/0.2um，第一nmos晶体管m3～第四nmos晶体管m6的宽长比为1.2um/0.2um，直流电源的输出电压vdd为1.2v。利用本发明所提供的高速动态锁存型比较器进行实验，当该高速动态锁存型比较器的输入信号差为1v时，高速动态锁存型比较器输出的响应延时仅为1.5ns。
在本发明所提供的高速动态锁存型比较器中，将输入模块的第二pmos晶体管和第三pmos晶体管的衬底端分别作为本高速动态锁存型比较器的同相输入端和反相输入端，分别接入正向输入信号和反向输入信号；并利用第二pmos晶体管和第三pmos晶体管的栅跨导和衬底偏置效应引入的背栅跨导对本高速动态锁存型比较器的响应速度产生积极的贡献，有效提升了该高速动态锁存型比较器的响应速度。
本发明所提供的高速动态锁存型比较器可以被用在集成电路芯片中。对于该集成电路芯片中使用的高速动态锁存型比较器的具体结构，在此就不再一一详述了。
另外，上述高速动态锁存型比较器还可以被用在通信终端中，作为模拟集成电路的重要组成部分。这里所说的通信终端是指可以在移动环境中使用，支持gsm、edge、td_scdma、tdd_lte、fdd_lte等多种通信制式的计算机设备，包括移动电话、笔记本电脑、平板电脑、车载电脑等。此外，本发明所提供的技术方案也适用于其他模拟集成电路应用的场合，例如通信基站等。
以上对本发明所提供的高速动态锁存型比较器、芯片及通信终端进行了详细的说明。对本领域的一般技术人员而言，在不背离本发明实质精神的前提下对它所做的任何显而易见的改动，都将属于本发明专利权的保护范围。