本发明涉及CMOS集成电路设计领域，尤其涉及一种双采样模数转化电路。
背景技术：
图像传感器在生活中应用越来越广泛，而高速图像传感器称为动态应用场景中必不可少的器件。而图像传感器速度的限制之一就是图像传感器的读出电路速度，而其中模数转化模块是决定图像传感器速度的重要模块。在图像传感器中，单斜坡双采样模数转化电路由于电路简单、功耗小而且能简单实现双采样及其差值运算，成为图像传感器中应用最为广泛的模数转换电路。当前的双采样模数转化电路无法直接完成相关双采样的差值运算，且需要储存单元储存前一次采样结果，而存储单元存储信号易受外界干扰导致信号出错。
技术实现要素：
本发明为了克服上述现有技术存在的缺陷，提供一种双采样模数转化电路，可以节省转化时间进而提高模数转化速度。
根据本发明的一个方面，提供一种双采样模数转化电路，包括：
比较模块，用于比较斜坡信号和输入信号的大小并输出比较结果，所述输入信号为模拟信号；
计数模块，用于对所述比较结果进行计数，并根据两次计数的结果获得粗差值数字信号；
时间数字转化模块，用于对所述比较结果进行转化获得细数字信号；
控制模块，用于根据两次所述细数字信号获得细差值数字信号；
输出模块，用于将所述粗差值数字信号和所述细差值数字信号拼接获得两次输入的输入信号的双采样差值数字信号。
可选地，所述时间数字转化模块根据i个等相位时钟信号中的多个时钟信号对所述比较结果进行转化获得细数字信号，i为大于等于0的整数。
可选地，所述计数模块根据计数时钟信号对所述比较结果进行计数，所述计数时钟信号为所述i个等相位时钟信号中的一个。
可选地，所述控制模块用于：
获取所述时间数字转化模块两次转化得到的细数字信号A1和A2；
对所述细数字信号A1和A2各位信号进行检测比较；
根据检测到信号变化的位数获得所述细差值数字信号。
可选地，所述细差值数字信号C具有符号位，所述根据检测到信号变化的位数获得所述细差值数字信号包括：
若检测到细数字信号A1至A2，共x位信号由0变为1，则根据x获得所述细差值数字信号C，其中，所述细差值数字信号C为符号位为正，且值为x的二进制数；
若检测到细数字信号A1至A2，共x位信号由1变为0，则根据-x获得所述细差值数字信号，其中，所述细差值数字信号C为符号位为负，且值的绝对值为x的二进制数；
若检测到细数字信号A1至A2各位信号不变，则将0作为所述细差值数字信号C。
可选地，所述输出模块根据如下公式获得所述输入信号的双采样差值数字信号D：
D＝2(n-1)*B+C，
其中，B为所述粗差值数字信号，C为带符号位的所述细差值数字信号，n为所述细差值数字信号C的位数，且C的最高位表示符号位。
可选地，所述双采样差值数字信号D的位数为所述粗差值数字信号B的位数加上所述细差值数字信号C的位数减一。
可选地，所述根据检测到信号变化的位数获得所述细差值数字信号包括：
若检测到细数字信号A1至A2，共x位信号由0变为1，则将x的二进制式作为所述细差值数字信号C’并指示所述输出模块进行加法计算；
若检测到细数字信号A1至A2，共x信号由1变为0，则将x作为所述细差值数字信号C’并指示所述输出模块进行减法计算；
若检测到细数字信号A1至A2各位信号不变，则将0作为所述细差值数字信号C’。
可选地，所述输出模块根据如下公式获得所述输入信号的双采样差值数字信号D：
D＝2n*B+C’；或者
D＝2n*B-C’，
其中，B为所述粗差值数字信号，C’为不带符号位的所述细差值数字信号，n为所述细差值数字信号C’的位数。
可选地，所述双采样差值数字信号D的位数为所述粗差值数字信号B的位数加上所述细差值数字信号C’的位数。
与现有技术相比，本发明的优点在于：
通过检测两次采样时间数字转化模块输出结果通过得到两次时间数字转化模块采样数据的差值，由于不需要存储模块，整个结构简单而且减少了对前一次存储结构的采样，节省了转化时间而提高模数转化速度。
附图说明
通过参照附图详细描述其示例实施方式，本发明的上述和其它特征及优点将变得更加明显。
图1示出了根据本发明实施例的双采样模数转化电路的示意图。
图2示出了根据本发明实施例的双采样模数转化电路的时序图。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本公开将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。
此外，附图仅为本公开的示意性图解，并非一定是按比例绘制。图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。附图中所示的一些方框图是功能实体，不一定必须与物理或逻辑上独立的实体相对应。可以采用软件形式来实现这些功能实体，或在一个或多个硬件模块或集成电路中实现这些功能实体，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。
为使本发明的目的、技术方案和优点更加清楚，下面进一步分别结合图1至图2对本发明作详细描述。
为解决上述技术问题，本发明提供一种双采样模数转化电路，电路的结构如图1所示。双采样模数转化电路100包括比较模块101、计数模块102、时间数字转化模块103、控制模块104及输出模块105。
比较模块101用于比较斜坡信号和输入信号的大小并输出比较结果。比较模块101具有两个输入端口，两个输入端口分别输入斜坡信号Vramp和输入信号Vin。输入信号和斜坡信号都为模拟信号。比较模块101具有一个输出端口输出VCOMP信号作为比较结果。在一些实施例中，若斜坡信号Vramp大于等于输入信号Vin，VCOMP信号为1；若斜坡信号Vramp小于输入信号Vin，VCOMP信号为0。在又一些实施例中，若斜坡信号Vramp大于等于输入信号Vin，VCOMP信号为0；若斜坡信号Vramp小于输入信号Vin，VCOMP信号为1。
计数模块102用于对所述比较结果进行计数，并根据两次计数的结果获得粗差值数字信号。具体而言，计数模块102具有两个输入端口，分别输入比较模块101的VCOMP信号(比较结果)和计数时钟信号CLK[1]。计数模块102根据计数时钟信号CLK[1]对VCOMP信号(比较结果)进行计数。计数模块102具有一个输出端口，计数模块102的输出端口输出两次采样计数的差值获得粗差值数字信号B[m:1]。粗差值数字信号B[m:1]共m位，m为大于等于0的整数。具体而言，在一些实施例中，计数模块102可以把第一次计数的结果记为负数，然后直接叠加第二次计数获得粗差值数字信号。在又一些实施例中，计数模块102中对两次计数结果做减法以获得粗差值数字信号。
时间数字转化模块103用于对所述比较结果进行转化获得细数字信号。具体而言，时间数字转化模块103具有两个输入端口，分别输入比较模块101的VCOMP信号(比较结果)和多个等相位时钟信号CLK[i:2]。时间数字转化模块103根据多个等相位时钟信号CLK[i:2]对VCOMP信号(比较结果)进行采样。具体而言，附图中的时钟信号的选取仅仅是示意性起见，本发明提供i个等相位的时钟信号CLK[i:1]，其中一时钟信号CLK[1]供计数模块102进行计数，其中i-1个时钟信号CLK[i:2]供时间数字转化模块103进行转化。在又一些实施例中，供计数模块102进行计数的时钟信号可以是多个等相位时钟信号CLK[i:1]中的任一个，例如，CLK[a]，则CLK[i:a+1]及CLK[a-1:1]可作为供时间数字转化模块103进行转化的时钟信号。时间数字转化模块103具有i-1个输出端口，i-1个输出端口根据i-1个时钟信号CLK[i:2]分别输出信号A[2]-A[i]，信号A[2]-A[i]共同组成细数字信号。
在一些具体实施例中，时间数字转化模块103对比较结果(VCOMP信号)的转化得到的是各个等相位时钟对应的0或者1，且一定是连续的0和连续的1，只有在比较结果翻转前后的多个等相位时钟才会采到不同的0和1，而不会出现多个0和1交替的情况，也就是A[i:2]的输出结果只可能是或者其中0≤a≤i-1，0≤b≤i-1，a+b＝i-1。
若比较模块101的输出结果的变化状态是由低变高，则即A[i]＝A[i-1]＝…＝A[i-a]＝1，A[i-a-1]＝…＝A[2]＝0。
控制模块104用于根据所述时间数字转化模块103两次转化得到的细数字信号获得细差值数字信号。具体而言，控制模块104具有i-1个输入端口，以获得时间数字转化模块103输出的A[i:2]。控制模块104根据其输入端口获取两次细数字信号A1[i:2]和A2[i:2]。然后，控制模块104对所述细数字信号A1[i:2]和A2[i:2]各位信号进行检测比较。在一些实施例中，控制模块104可仅对细数字信号A1[i:2]和A2[i:2]中为0的信号位(或者为1的信号位)进行计数。控制模块104根据检测到信号变化的位数(例如，计数变化)获得所述细差值数字信号C[n:1]。细差值数字信号C[n:1]共n位，n为大于0的整数。
在一些具体实施例中，时间数字转化模块103第一次转化得到的细数字信号为第二次转化得到的细数字信号为也就是A1[i]＝A1[i-1]＝…＝A1[i-a1]＝1，A1[i-a-1]＝…＝A1[2]＝0，A2[i]＝A2[i-1]＝…＝A2[i-a2]＝1，A2[i-a-1]＝…＝A2[2]＝0。
若b1<b2，则控制模块检104测到(b2-b1)个1变0即(b2-b1)个下降沿，则说明时间数字转化模块103第二次得到的细数字信号为A2[i:2]的0的位数大于第一次得到细数字信号A1[i:2]的0的位数，因此细差值数字信号C[n:1]的值应为-(b2-b1)，其值的绝对值为(b2-b1)，控制模块104的输出C[n:1]为带符号的二进制数，此时，C[n:1]的最高位标识C[n:1]为负数。
若b1>b2，则控制模块104检测到(b1-b2)个0变1即(b1-b2)个上升沿，则说明时间数字转化模块103第二次得到的细数字信号为A2[i:2]的0的位数小于第一次得到细数字信号A1[i:2]的0的位数，因此细差值数字信号C[n:1]的值应为(b1-b2)，此时，C[n:1]的最高位标识C[n:1]为正数。
若b1＝b2，则控制模块104检测不到上升沿或下降沿，则说明时间数字转化模块103第二次得到的细数字信号为A2[i:2]的0的位数等于第一次得到细数字信号A1[i:2]的0的位数，控制模块104的输出C[n:1]＝0。
输出模块105用于将所述粗差值数字信号和所述细差值数字信号拼接获得两次输入的输入信号的双采样差值数字信号。具体而言，输出模块105具有两个输入端口，分别接收计数模块102的输出B[m:1](粗差值数字信号)和控制模块104的输出C[n:1](细差值数字信号)。输出模块105根据计数模块102的输出B[m:1]和控制模块104的输出C[n:1]提供所述输入信号Vin的双采样差值数字信号D[K:1]。K为双采样差值数字信号D[K:1]的位数，K为大于0的整数。所述双采样差值数字信号D[K:1]的位数K为所述粗差值数字信号B[m:1]的位数m加上所述细差值数字信号C[n:1]的位数n减一(C[n:1]带符号位)。在一些变化例中，所述细差值数字信号C’[n:1]可以不带符号位(即数字转化模块103中的两次细数字信号的位数变化的位数的二进制数作为细差值数字信号C’[n:1])，则所述双采样差值数字信号D[K:1]的位数K为所述粗差值数字信号B[m:1]的位数m加上所述细差值数字信号C’[n:1]的位数n。
具体而言，比较模块101和计数模块102共同构成单斜坡模数转化模块，单斜坡模数转化模块为整个双采样模数转化电路的高位模数转化单元，得到双采样的输入信号差值转化而来的高位数字信号。时间数字转化模块103和控制模块104一起构成整个双采样模数转化电路的低位模数转化模块，得到双采样的输入信号差值转化而来的低位数字信号。输出模块105将高位数字信号和低位数字信号进行整合，得到完整的差值信号对应的数字信号。
所述输出模块105根据如下公式获得所述输入信号的双采样差值数字信号D[K:1]：
D[K:1]＝2(n-1)*B[m:1]+C[n:1]，
其中，B[m:1]为所述粗差值数字信号，C为所述细差值数字信号，n为所述细差值数字信号C的位数，其中C为带符号的C[n:1]的二进制数，因此，根据其符号(符号例如由C[n:1]中的最高位进行标识)。在一些实施例中，C’为不带符号的C’[n:1]的二进制数，因此，D[K:1]＝2n*B[m:1]+C’[n:1]或者D[K:1]＝2n*B[m:1]-C’[n:1]。在不带符号位的实施例中，当细数字信号多位由1变为0，则输出模块采用减法，即采用公式D[K:1]＝2n*B[m:1]-C’[n:1]；当细数字信号多位由0变为1，则输出模块采用加法，即采用公式D[K:1]＝2n*B[m:1]+C’[n:1]。
具体而言，在本发明的各个实施例中，各模块由哪种电路组成不影响电路的功能和实现。在本发明的各个实施例中，计数模块102由哪种触发沿触发不影响电路的功能和实现。在本发明的各个实施例中，比较模块101的相对大小对应哪种输出状态不影响电路的功能和实现。
以下结合附图1和图2对本发明的一具体实施例作进一步详细说明。需说明的是，附图均采用非常简化的形式、使用非精准的比例，且仅用以方便、清晰地达到辅助说明本实施例的目的。
在该实施例中，图1中i＝8，m＝9，n＝4，k＝12，其中CLK[1]为计数模块102的计数时钟，CLK[8：1]为周期为T的多个等相位时钟信号，而每相邻两个信号之间的delay为T/8。当Vin＞Vramp时，VCOMP＝1；当Vin＜Vramp时，VCOMP＝0。CLK[8:1]采用上升沿采样。
比较模块101和计数模块102组成的单斜坡模数转化模块每次计数时间段为：斜坡信号Vramp变化的起点到Vin＝Vramp。计数模块102进行两次计数，得到数字信号的差值的高位。时间数字转化模块103每次计数的有效时间段为：CLK[j]每次计数的最后一个计数时钟上升沿到紧接着CLK[j+1]上升沿，j为大于等于1小于8的整数。
图2中t1～t4之间为第一次采样信号的模数转化时间，t5～t8为第二次采样信号的模数转化时间。在第一次模数转化时间中，t1～t3为计数模块102的工作时间段，t2～t4为时间数字转化模块103的工作时间段；在第二次模数转化时间中，t5～t7为计数模块102的工作时间段，t6～t8为时间数字转化模块103的工作时间段。在t1～t2阶段CLK[8:2]虽然在采样，但此时采到的都是0，不作为有效数据；在t5～t6阶段CLK[8:2]的采样同样不作为有效数据。
图2中第一次数据转化过程中，在t2～t4时间数字转化模块工作，CLK[8]～CLK[2]分别对VCOMP采样，在t4时刻，将CLK[8]～CLK[2]的采样结果赋给A[8]～A[2]，则t4时刻A[2]＝0,A[3]＝0,A[4]＝0,A[5]＝0,A[6]＝1,A[7]＝1,A[8]＝1。
图2中第二次数据转化过程中，在t6～t8时间数字转化模块工作，CLK[8]～CLK[2]分别对VCOMP采样，在t8时刻，将CLK[8]～CLK[2]的采样结果赋给A[8]～A[2]，则t8时刻A[2]＝0,A[3]＝0,A[4]＝0,A[5]＝0,A[6]＝0,A[7]＝0,A[8]＝1。
对于两次采样，A[2]～A[5]始终是0没有变化，A[6]和A[7]由1变0，A[8]始终是1没有变化，控制模块104检测到A[6]和A[7]的下降沿，总共下降沿为2个，则C[4:1]为负数，C[4]＝1，C[3:1]＝010。
在本实施例中，假设图2中计数模块102得到的计数B[9:1]＝0 1001 1010，由于C[4]＝1，输出模块进行减法运算，则最终输出D[12:1]＝10011000
以上仅仅是本发明提供的一个具体实施例，本发明并非以此为限。
与现有技术相比，本发明的优点在于：
通过检测两次采样时间数字转化模块输出结果通过得到两次时间数字转化模块采样数据的差值，由于不需要存储模块，整个结构简单而且减少了对前一次存储结构的采样，节省了转化时间而提高模数转化速度。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由所附的权利要求指出。