本实用新型涉及电子设备技术领域，特别是涉及一种低噪声低抖动多频率时钟产生装置。
背景技术：
高精度、多频率的时钟源在各个领域的应用越来越广泛，如数据通信、雷达、守时系统等，且很多领域需要根据具体应用情况，由用户设置输出时钟频率值，且要求时钟信号的抖动、噪声低。
目前移动通信设备、雷达通信等领域中，需要各种不同频率的时钟源，一般情况下，10MHz时钟信号作为整个系统的参考时钟，2.048MHz作为通信数量链路的时钟，外部设备通过分频或者倍频技术产生通信链路所需要的通过频率时钟，5MHz和1MHz时钟，在某些通信系统中也有广泛应用，所以需要一种多频率的时钟源产生装置，通过用户设置产生各种不同的频率信号，且10MHz、 5MHz、2.048MHz、1MHz等几种特定频率信号的噪声、抖动小。
技术实现要素：
基于此，有必要针对上述提到的至少一个问题，提供一种低噪声低抖动多频率时钟产生装置。
一种低噪声低抖动多频率时钟产生装置，包括：差分时钟比较模块、数字频率合成模块、单端信号比较模块、数字锁相环模块和带宽滤波模块；所述差分时钟比较模块用于外部时钟输入和时钟电路整形；所述数字频率合成模块用于产生预定时钟信号；所述单端信号比较模块用于产生若干路时钟信号；所述带宽滤波模块具有若干种带宽，用于生成正弦信号；所述差分时钟比较模块与所述数字频率合成模块连接，所述数字频率合成模块与所述单端信号比较模块和所述数字锁相环模块连接，所述单端信号比较模块和所述数字锁相环模块连接；所述数字锁相环模块又与所述带宽滤波模块连接。
在其中一个实施例中，所述的差分时钟比较模块采用低抖动高速差分比较器和伪差分输入模式，用于将外部时钟信号整形为低抖动差分时钟信号。
在其中一个实施例中，所述数字频率合成模块包括相位累加器、相位查找单元和数模转换电路单元，用于设置相位查找时间间隔和相位累加器初始值，产生预定时钟信号。
在其中一个实施例中，所述单端信号比较模块，用于处理并传输时钟信号到所述数字锁相环模块。
在其中一个实施例中，所述数字锁相环模块包括全数字鉴频鉴相电路单元和延时线振荡器，用于根据时钟电路产生频率的范围设置延时线振荡器的逻辑门个数和可变频率范围。
本实用新型采用相位累加技术、查找表技术和延时线振荡器技术，可根据用户需求产生多种频率的时钟信号，并且利用差分比较电路模块执行伪差分输入模式，降低了共模电压对比较器输入端的干扰，整形后的时钟信号为噪声低、抖动小的正弦信号。
附图说明
图1为本实用新型一实例中的低频率低抖动多频率时钟产生装置的电路原理示意图；
图2为本实用新型一实例中的低频率低抖动多频率时钟产生装置的实现电路原理示意图；
图3为本实用新型一实例中的单端信号比较模块电路图；
图4为本实用新型一实例中的多频率滤波电路模块的电路原理示意图。
具体实施方式
为了便于理解本实用新型，下面将参照相关附图对本实用新型进行更全面的描述。附图中给出了本实用新型的较佳实施例。但是，本实用新型可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本实用新型的公开内容的理解更加透彻全面。
需要说明的是，当元件被称为“固定于”另一个元件，它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。
除非另有定义，本文所使用的所有的技术和科学术语与属于本实用新型的技术领域的技术人员通常理解的含义相同。本文中在本实用新型的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本实用新型。本文所使用的术语“和/或”包括一个或多个相关的所列项目的任意的和所有的组合。
本实用新型一实施例中提供了一种低频率低抖动多频率时钟产生装置，如图1所示，该低噪声低抖动多频率时钟产生装置至少包括：差分时钟比较模块、数字频率合成模块、单端信号比较模块、数字锁相环模块和带宽滤波模块。其中差分时钟比较模块采用低噪声差分时钟比较模块，单端信号比较模块采用单端低抖动比较模块，而带宽滤波模块采用具有多种带宽滤波功能的带宽滤波模块。其中差分时钟比较模块、数字频率合成模块、单端信号比较模块、数字锁相环模块和带宽滤波模块依次连接，数字锁相环模块还与数字频率合成模块连接。
如图1所示，外部时钟信号进入到差分时钟比较模块中，采用低抖动高速差分比较器和伪差分输入模式，查分时钟比较模块将外部时钟信号整形为LVDS、 LVPECL等低抖动差分时钟信号，减小电路中共模噪声对时钟信号上升沿和下降沿的影响。数字频率合成模块包括相位累加器、相位查找单元和数模转换电路单元，用于设置相位查找时间间隔和相位累加器初始值，产生预定时钟信号。依据用户实际需要，根据频率设置相位查找顺序序列和查找时间间隔，产生预定频率的时钟信号。单端信号比较模块，用于处理并传输上述的预定频率的时钟信号到所述数字锁相环模块。通过单端信号比较模块可以将上述的预定频率的时钟信号处理为多种不同频率的差分、单端时钟信号。数字锁相环模块包括全数字鉴频鉴相电路单元和延时线振荡器，用于根据时钟电路产生频率的范围设置延时线振荡器的逻辑门个数和可变频率范围。经数字锁相环模块处理的时钟信号仍然可以通过回流到数字频率合成模块进一步处理，以进一步降低噪声和抖动。
通过本实用新型提供了一种低噪声低抖动多频率时钟产生装置，根据不同应用领域的用户要求，能够设置数字频率合成模块和数字锁相环模块的参数，提供不同频率的多个时钟信号，且数字频率合成模块的相位累加器、高分辨率相位查找表、数字频率合成模块控制电路以及数字锁相环模块的振荡器、鉴频鉴相器都在FPGA芯片中，因而整个装置具有良好的集成度和可靠性，并且体积小、功耗低。
作为一个优选的方案，差分时钟比较模块由高性能同轴电缆连接器和低噪声差分比较电路组成，通过差分时钟比较模块将外部时钟信号输入到低噪声低抖动多频率时钟产生装置，并采用伪差分输入模式，减小电路噪声对差分时钟比较模块的影响，提高输出差分时钟信号的性能，实现外部时钟信号整形为低抖动差分时钟信号的功能。
作为一个优选的方案，数字频率合成模块包括高速相位累加器、高分辨率相位查找表和高速数模转换电路单元，图2中高速相位累加器、高分辨率相位查找表及数模控制电路采用FPGA芯片的与非门、触发器、乘法器等逻辑门实现，且可以在不同的FPGA芯片实现，根据用户需求，设置相位查找时间间隔、查找顺序和相位累加器初始值，产生预定时钟信号，即特定频率的时钟信号。
作为一个优选的方案，单端信号比较模块包括偏置电压电路单元和高速单端比较模块，图3是单端信号比较模块的电路原理图，通过R3和R4设置输入偏置电压，该偏置电压采用电压基准源实现，使偏置电压噪声电压小，且在温度变化下，所述单端信号比较模块用于连接数字频率合成模块和数字锁相环模块，并产生数字锁相环所需要的单端时钟信号。
作为一个优选的方案，数字锁相环模块包括全数字鉴频鉴相电路单元和延时线振荡器，采用FPGA芯片的基本逻辑门实现全数字鉴频鉴相电路，且用缓冲器、触发器、与非门实现逻辑门振荡器，并作为数字锁相环的本地振荡器VCO，根据时钟产生传真的频率范围设计延时线振荡器的逻辑门个数和振荡器可变频率范围。
作为一个优选的方案，如图4所示，带宽滤波模块能实现多种不同频率的信号滤波，带宽滤波模块至少包含10MHz、5MHz、2.048MHz、1MHz四种特定频率信号的滤波电路。根据用户要求可以选择晶体滤波器、LC滤波器等不同类型的滤波器，将数字锁相环电路的这四种频率的方波信号滤波为正弦信号，满足特定领域的应用要求，同时提高了单端和差分驱动电路，也可以为其他外部设备提供单端、差分时钟。晶体滤波器带宽窄，使得输出的频率信号噪声低，实现对10MHz、5MHz、2.048MHz、1MHz四种特定频率信号的滤波。
本实用新型中所选芯片仅为举例，可以采用其他芯片和滤波器替换，实现本实用新型低噪声低抖动多频率时钟产生装置的功能。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本实用新型的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对实用新型专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本实用新型构思的前提下，还可以做出若干变形和改进，这些都属于本实用新型的保护范围。因此，本实用新型专利的保护范围应以所附权利要求为准。