一种分频电路、分频装置及电子设备的制作方法

本实用新型涉及数字电子技术领域，尤其涉及一种分频电路、分频装置及电子设备。

背景技术：

时钟信号作为时序电路的同步信号，在时序电路中起着至关重要的作用，因此，分频电路被广泛应用于数字电子及测控技术中。由于时序电路中各个模块需输入不同频率的时钟信号，故需要采用分频电路对输入时钟信号进行分频，以满足时序电路中各个模块的需求。

目前，分频电路主要是利用单片机给计数器预置一个数字，使计数器对输入时钟信号进行加计数溢出或进行减计数借位，单片机再根据计数器的溢出或借位输出时钟信号，实现分频。当需要调节该分频电路的分频频率时，就需要向单片机重新预置数字，因此现有的分频电路因无法连续调节分频频率而导致其存在分频调节速度慢的问题，不便于使用。

技术实现要素：

针对上述问题，本实用新型的一种分频电路、分频装置及电子设备，可实现连续调节分频频率，其分配调节速度快，便于使用。

为解决上述技术问题，本实用新型的一种分频电路，包括：n位二进制计数器、反相加法电路、电压比较器、可调电位器和d触发器；其中，所述n位二进制计数器和所述d触发器采用不同触发条件进行触发；

所述n位二进制计数器从其输出端最低位开始的m位输出端按照权位由低到高的顺序依次与所述反相加法电路的m位输入端相连；其中，n和m均为整数，且1≤m≤n；

所述反相加法电路的输出端与所述电压比较器的反相输入端相连，所述电压比较器的同相输入端与所述可调电位器的滑动端相连，所述电压比较器的输出端与所述d触发器的数据输入端相连，所述d触发器的输出端与所述n位二进制计数器的复位端相连，所述可调电位器的第一接线端接地，第二接线端接标准电压；

当所述n位二进制计数器进行计数时，所述反相加法电路按照所述计数向所述电压比较器的反相输入端输入电压值递减的第一电压信号，所述可调电位器向所述电压比较器的同相输入端输入比较电压信号，所述电压比较器在所述第一电压信号小于所述比较电压信号时向所述d触发器输出高电平，使得所述d触发器发生翻转，所述d触发器的输出端输出一个脉冲以实现分频；其中，所述d触发器的输出端作为所述分频电路的输出端。

与现有技术相比，本实用新型的分频电路一方面通过n位二进制计数器对输入时钟信号进行计数，使反相加法电路输出的第一电压信号按计数从0开始成正比地逐渐递减，即第一电压信号是负向的等距阶梯波电压信号；另一方面，该分频电路通过调节可调电位器的大小来调节比较电压信号的大小，进而利用比较电压信号来调节分频的分频系数；最终通过电压比较器将第一电压信号和比较电压信号进行比较来控制d触发器实现对输入时钟信号的分频。由于该分频电路是利用可调电位器对比较电压信号进行连续调节，从而可实现分频频率的连续调节的，可避免采用单片机预置数字方式调节分频系数带来的调节速度慢的问题，能有效提高分频系数的调节速度；并且，由于该分频电路是闭环系统因此调节比较电压信号可自动跟踪输出分频后的输入时钟信号，便于使用。

作为上述方案的改进，所述n位二进制计数器具有n个输出端；2≤n≤10。

作为上述方案的改进，所述反相加法电路包括：m个输入电阻、运算放大器和1个反馈电阻；m为整数，且1≤m≤n；其中，

所述n位二进制计数器的n个输出端中的第i输出端通过m个输入电阻中的第i电阻与所述运算放大器的反相输入端相连，所述运算放大器的同相输入端接地；第i电阻的电阻值是第i+1电阻的电阻值的两倍，i为整数，且1≤i≤m；

所述反馈电阻连接于所述运算放大器的反相输入端和输出端之间。

作为上述方案的改进，所述第i电阻的电阻值满足以下条件：

其中，r为预选的固定电阻值。

作为上述方案的改进，所述n位二进制计数器采用所述输入时钟信号的下降沿作为触发条件，所述d触发器采用所述输入时钟信号的上升沿作为触发条件。

作为上述方案的改进，所述二进制计数器采用所述输入时钟信号的上升沿作为触发条件，所述d触发器采用所述输入时钟信号的下降沿作为触发条件。

作为上述方案的改进，所述可调电位器包括线绕电位器。

作为上述方案的改进，所述n位二进制计数器为coms集成计数器，所述d触发器为coms集成d触发器。

为解决上述技术问题，本实用新型还提供一种分频装置，包括上述任意一种分频电路。

本实用新型还提供一种电子设备，包括上述分频装置。

附图说明

图1是本实用新型实施例1的一种分频电路的结构示意图。

图2是本实用新型实施例2中n＝2的分频电路的结构示意图。

图3是本实用新型实施例2中n＝2、m＝2的分频电路中主要工作点的工作波形示意图。

图4是本实用新型实施例2中n＝6、m＝6的分频电路的结构示意图。

图5是本实用新型实施例2中n＝10、m＝10的分频电路的结构示意图。

图6是本实用新型实施例2中n＝10、m＝6的分频电路的结构示意图。

图7是本实用新型实施例2中n＝10、m＝6的分频电路中主要工作点的工作波形示意图。

具体实施方式

在下面的描述中阐述了很多具体细节以便于充分理解本实用新型。但是本实用新型能够以很多不同于此描述的其他方式来实施，本领域技术人员可以在不违背本实用新型内涵的情况下做类似推广，因此本实用新型不受下面公开的具体实施例的限制。

下面结合具体实施例和附图对本实用新型的技术方案进行清楚、完整的描述。

实施例1

如图1所示，是本实用新型的一种分频电路，该电路包括：n位二进制计数器1、反相加法电路2、电压比较器a2、可调电位器rw和d触发器3；其中，n位二进制计数器1从其输出端最低位开始的m位输出端按照权位由低到高的顺序从最低位开始依次与反相加法电路2的m位输入端相连，m和n均为整数，且1≤m≤n；反相加法电路2的输出端与电压比较器a2的反相输入端相连，电压比较器a2的同相输入端与可调电位器rw的滑动端相连，电压比较器a2的输出端与d触发器3的数据输入端d相连，d触发器3的输出端q与n位二进制计数器1的复位端rj相连并作为分频电路的输出端uo，可调电位器rw的第一接线端接地，第二接线端接标准电压-e；当n位二进制计数器1进行计数时，反相加法电路2按照计数向电压比较器a2的反相输入端输入电压值递减的第一电压信号，可调电位器rw向电压比较器a2的同相输入端输入比较电压信号，电压比较器a2在第一电压信号小于比较电压信号时向d触发器3输出高电平，使得d触发器3的输出端q输出高电平以实现分频。

在本实用新型的分频电路中，输入时钟信号ui输入至n位二进制计数器1的时钟端cpj和d触发器3的时钟端cpd，在本实用新型中需采用不同触发条件分别对n位二进制计数器1和d触发器3进行触发。例如，当n位二进制计数器1采用输入时钟信号ui的下降沿作为触发条件时，d触发器3采用输入时钟信号ui的上升沿作为触发条件；当n位二进制计数器1采用输入时钟信号ui的上升沿作为触发条件时，d触发器3采用输入时钟信号ui的下降沿作为触发条件。由于分频电路采用两种触发方式的工作过程相似，因而在本实用新型的实施例中，以n位二进制计数器1采用输入时钟信号ui的下降沿作为触发条件，d触发器3采用输入时钟信号ui的上升沿作为触发条件为例进行说明，对于另一种触发方式不再赘述。

下面结合附图1对实施例1中分频电路的工作过程进行说明。

本实用新型实施例1中分频电路的工作过程为：当n位二进制计数器1从0开始进行计数时，n位二进制计数器1的计数每增加1时，反相加法电路2输出的第一电压信号u1就从0v开始递减一个固定电压δu1，即第一电压信号u1是负向的等距阶梯波电压信号；反相加法电路2将该第一电压信号u1输出至电压比较器a2的反相输入端，可调电位器rw向电压比较器a2的同相输入端输入比较电压信号vb，电压比较器a2在第一电压信号u1大于比较电压信号vb时向d触发器3输出低电平，d触发器3的输出端q输出低电平，则加到n位二进制计数器1的复位端rj的电平为低电平，n位二进制计数器1继续计数，第一电压信号u1继续递减；当反相加法电路2输出的第一电压信号u1小于比较电压信号vb时，电压比较器a2向d触发器3的数据输入端d输出高电平，使得d触发器3的输出端q输出高电平，则加到n位二进制计数器1的复位端为高电平，n位二进制计数器1被清0，同时第一电压信号u1也回到0v，n位二进制计数器1又从0开始进行计数，周而复始以实现分频。

与现有技术相比，本实用新型的分频电路一方面通过n位二进制计数器1对输入时钟信号ui进行计数，使反相加法电路2输出的第一电压信号u1按计数从0开始成正比地逐渐递减，即第一电压信号u1是负向的等距阶梯波电压信号；另一方面，该分频电路通过调节可调电位器rw的大小来调节比较电压信号vb的大小，进而利用比较vb来调节分频的分频系数；另外，最终通过电压比较器a2将第一电压信号u1和比较电压信号vb进行比较来控制d触发器3实现对输入时钟信号的分频。由于该分频电路是利用可调电位器rw对比较电压信号进行连续调节，从而可实现分频频率的连续调节，可避免采用单片机预置数字方式调节分频系数带来的调节速度慢的问题，能有效提高分频系数的调节速度；并且，由于该分频电路是闭环系统因此调节比较电压信号可自动跟踪输出分频后的输入时钟信号，便于使用。

优选地，该分频电路中的可调电位器rw采用线绕电位器，以实现比较电压信号vb的连续线性地调节。

实施例2

该实施例2除了包括实施例1中的全部技术特征之外，还包括：该n位二进制计数器具有n个输出端；2≤n≤10。

进一步地，该反相加法电路2包括：m个输入电阻、运算放大器和1个反馈电阻；m为整数，且1≤m≤n；其中，n位二进制计数器的n个输出端中的第i输出端通过m个输入电阻中的第i电阻与运算放大器的反相输入端相连，运算放大器的同相输入端接地；第i电阻的电阻值是第i+1电阻的电阻值的两倍，i为整数，且1≤i≤m；反馈电阻连接于运算放大器的反相输入端和输出端之间。

接下来，以n＝2、m＝2，输入时钟信号ui的频率为fi，二位二进制计数器1的两个输出端q2或q1输出高电平时所对应的电压相等，记为vh、输出低电平时所对应的电压相等，为0v，结合附图2和附图3对实施例2中分频电路的工作过程进行详细说明。

如图2所示，第一输入电阻r1、第二输入电阻r2、反馈电阻rf和运算放大器a1构成反相加法电路2，其中，r1＝r，r2＝r/2。

当二位二进制计数器11的输出端“q2q1”为“00”时，u1＝0v；当“q2q1”为“01”时，当“q2q1”为“10”时，当“q2q1”为“11”时，

在该分频电路中，调节可调电位器rw的电阻值可实现对比较电压信号vb的调整。当比较电压信号vb被调至时：

设定二位二进制计数器11从零开始计数，则“q2q1”为“00”，此时，u1＝0v，u1>vb，电压比较器a2的输出端输出低电平至d触发器3的数据输入端d，即u2＝0，d＝0；

当输入时钟信号ui中的第1个时钟脉冲输入时，d触发器3在其上升沿的作用下，其输出端q输出低电平至二位二进制计数器11的复位端rj，即q＝0，rj＝0，此时，该分频电路的输出端uo输出低电平，即uo＝0，并且二位二进制计数器11保持计数状态并在其下降沿的作用下加1，则“q2q1”为“01”，此时，u1>vb，电压比较器a2输出低电平至d触发器3的数据输入端d，即u2＝0，d＝0；

当输入时钟信号ui中的第2个时钟脉冲输入时，d触发器3在其上升沿的作用下，其输出端q输出低电平至二位二进制计数器11的复位端rj，即q＝0，rj＝0，此时，该分频电路的输出端uo输出低电平，即uo＝0，该二位二进制计数器11保持计数状态并在其下降沿的作用下加1，则“q2q1”为“10”，此时，u1>vb，电压比较器a2输出低电平至d触发器3的数据输入端d，即u2＝0，d＝0；

当输入时钟信号ui中的第3个时钟脉冲输入时，d触发器3在其上升沿的作用下，其输出端q输出低电平至二位二进制计数器11的复位端rj，即q＝0，rj＝0，此时，该分频电路的输出端uo输出低电平，即uo＝0，并且二位二进制计数器11保持计数状态并在其下降沿的作用下加1，则“q2q1”为“11”，此时，u1<vb，电压比较器a2输出高电平至d触发器3的数据输入端d，即u2＝1，d＝1；

当输入时钟信号ui中的第4个时钟脉冲输入时，d触发器3在其上升沿的作用下，其输出端q输出高电平至二位二进制计数器11的复位端rj，即q＝1，rj＝1，此时，该分频电路的输出端uo输出高电平，即uo＝1；该二位二进制计数器11复位，则“q2q1”为“00”，该分频电路循环上述过程，得到分频后的时钟信号。

在该实施例中，通过调节可调电位器rw，使比较电压信号vb位于与之间，该分频电路通过二位二进制计数器11从0开始计数，使得反相加法电路2输出至电压比较器a2反相输入端的第一电压信号u1从0开始以等距逐渐递减形成负向的阶梯波电压信号，进而电压比较器a2每隔4个时钟脉冲向d触发器3输出高电平，进而d触发器3发生翻转，d触发器3的输出端q输出一个脉冲，从而得到分频后的脉冲信号uo，实现对输入时钟信号的分频；其中，分频后的时钟信号的频率为fo＝fi/(k+1)，其中，k为整数且k>0，k为d触发器3发生翻转时二位二进制计数器11所对应的十进制数，即k＝3，fo＝fi/4。

可以理解的是，当比较电压信号vb被调至时，电压比较器a2每隔3个时钟脉冲向d触发器3输出高电平，进而d触发器3发生翻转，d触发器3的输出端q输出一个脉冲，从而得到分频后的脉冲信号uo，实现对输入时钟信号的分频，分频后的时钟信号的频率为fo＝fi/3。

可以理解的是，当比较电压信号vb被调至时，电压比较器a2每隔2个时钟脉冲向d触发器3输出高电平，进而d触发器3发生翻转，d触发器3的输出端q输出一个脉冲，从而得到分频后的脉冲信号uo，实现对输入时钟信号的分频，分频后的时钟信号的频率为fo＝fi/2。

在设定r1＝r，r2＝r/2时，当二位二进制计数器11的输出端“q2q1”为“00”时，u1＝0；当“q2q1”为“01”时，当“q2q1”为“10”时，当“q2q1”为“11”时，换言之，每个基本时钟周期内运算放大器a1输出端输出至电压比较器a2的第一电压信号u1的减少量为

为了对实施例2进行具体说明，下面以n＝6、m＝6、其中，i为整数，且1≤i≤6，通过调节电位器rw的电阻值使比较电压信号vb位于与0v之间为例，对本实用新型的分频电路进行说明。

如图4所示，为该实施例2中n＝6、m＝6时分频电路的结构示意图。

在该实施方式中二进制计数器为6位二进制计数器12，第一输入电阻r1、第输入二电阻r2、第三输入电阻r3、第四输入电阻r4、第五输入电阻r5、第六输入电阻r6、反馈电阻rf和运算放大器a1构成反相加法电路2。

当vb被调至时，d触发器3每隔2⁶个时钟脉冲，输出1个脉冲，分频电路的分频频率为fo＝fi/64；

当vb被调至时，d触发器3每隔2⁶-1个时钟脉冲输出1个脉冲，分频电路的分频频率为fo＝fi/63；

依此类推，当vb被调至时，电压比较器a2每隔2个时钟脉冲向d触发器3输出1个脉冲，分频电路的分频频率为fo＝fi/2；

因而，该分频电路的分频调节范围为[fi/64，fi/2]，可输出63种分频后的时钟信号。

进一步地，如图5所示，在n＝10、m＝10、时，二进制计数器为10位二进制计数器13，第一输入电阻r1、第二输入电阻r2、第三输入电阻r3、第四输入电阻r4、第五输入电阻r5、第六输入电阻r6、第七输入电阻r7、第八输入电阻r8、第九输入电阻r9、第十输入电阻r10、反馈电阻rf和运算放大器a1构成反相加法电路2。

在该分频电路中，通过调节电位器rw的电阻值，可使vb位于与0v之间，该分频电路的理论分频调节范围为[fi/1024，fi/2]，分频电路可输出1023种分频后的时钟信号。但是，要使分频电路具有较好的抗干扰性，则要求δu1越大，而δu1越大，u1＝kδu1就越大，就要求电路有更高的工作电压及标准电压-e，但受运算放大器a1和电压比较器a2等器件能承受电压的限制，工作电压及标准电压-e不可能无限高，也就是u1受到限制，而δu1又要保证一定的大小，只能降低k值，实验验证k值应小等于800为宜，因而，为保证分频电路的抗干扰能力及器件的正常工作条件，本实用新型的分频电路设定的n位二进制计数器的位数n应满足2≤n≤10，此时，该分频电路的分频范围为[fi/801，fi/2]。

进一步地，在本实用新型的分频电路中反相加法电路的输入端数量可小于或等于二进制计数器输出端的数量。例如，当n＝10、m＝6、时，n位二进制计数器为10位二进制计数器13，第一输入电阻r1、第二输入电阻r2、第三输入电阻r3、第四输入电阻r4、第五输入电阻r5、第六输入电阻r6、反馈电阻rf和运算放大器a1构成反相加法电路2。

在该分频电路中，通过调节电位器rw的电阻值，可使vb位于与0v之间，该分频电路的分频调节范围为[fi/64，fi/2]，分频电路可输出63种分频后的时钟信号。

其中，如图7所示，当vb满足时，电压比较器a2每隔6个时钟脉冲向d触发器3输出高电平，进而d触发器3发生翻转，d触发器3的输出端q输出一个脉冲，从而得到分频后的脉冲信号uo，实现对输入时钟信号的分频，分频电路的分频频率为fo＝fi/6。如图1所示，为了实现本实用新型中分频电路的分频功能及提高抗共模干扰能力，本实用新型的分频电路中n位二进制计数器1为coms集成计数器，d触发器3为coms集成d触发器3。另外，由于该分频电路中n位二进制计数器1和d触发器3采用coms集成型器件，且分频电路的结构简单，可降低分频电路的制造成本。

进一步地，本实用新型还提供一种分频装置，包括上述任意一种分频电路。

进一步地，本实用新型还提供一种电子设备，包括上述分频装置。

在本实用新型的上述实施例中，输入电阻、反馈电阻和可调电位器的精度大于或等于万分之一。

以上所述，仅是本实用新型的较佳实施例而已，并非对本实用新型做任何形式上的限制，故凡未脱离本实用新型技术方案的内容，依据本实用新型的技术实质对以上实施例所做的任何简单修改、等同变化与修饰，均仍属于本实用新型技术方案的范围内。