一种时序电路、时序电路的控制方法和存储器与流程

本发明实施例涉及时序电路技术领域，尤其涉及一种时序电路、时序电路的控制方法和存储器。

背景技术：

随着时序电路技术的飞速发展，触发器得到了广泛的应用。触发器是在时钟信号触发时才能动作的存储单元电路，其是时序电路的基本逻辑部件。

然而，触发器所输入的时钟信号是始终变化的信号，时钟信号会在每个时钟到来时发生翻转，这就增加了触发器的功耗，从而消耗了大量的电能。

技术实现要素：

本发明实施例提供了一种时序电路、时序电路的控制方法和存储器，以降低触发器的功耗。

第一方面，本发明实施例提供了一种时序电路，包括：

控制装置和触发器；

所述控制装置的第一输入端与所述触发器的数据输出端连接，第二输入端与所述触发器的数据输入端连接，控制输出端与所述触发器的控制输入端连接，用于根据所述第一输入端接收的第一逻辑值和所述第二输入端接收的第二逻辑值，确定所述控制输出端是否将所述控制装置的时钟输入端获取的时钟信号输出，以得到所述触发器的控制信号；

所述触发器，用于根据所述控制信号对所述第二逻辑值进行处理。

可选的，所述触发器为d触发器。

可选的，所述控制装置，包括：异或门和第一与门；

所述异或门的第一端与所述d触发器的q输出端连接，所述异或门的第二端与所述d触发器的数据输入端连接，异或输出端与所述第一与门的第一端连接，所述第一与门的输出端与所述d触发器的控制输入端连接，所述第一与门的第二端用于获取时钟信号；

当所述异或门的第一端的逻辑值和所述异或门的第二端的逻辑值相反时，控制所述第一与门的输出端输出所述时钟信号。

可选的，所述控制装置，包括：同或门和第二与门；

所述同或门的第一端与所述d触发器的q非输出端连接，所述同或门的第二端与所述d触发器的数据输入端连接，同或输出端与所述第二与门的第一端连接，所述第二与门的输出端与所述d触发器的控制输入端连接，所述第二与门的第二端用于获取时钟信号；

当所述同或门的第一端的逻辑值和所述同或门的第二端的逻辑值相同时，控制所述第二与门的输出端输出所述时钟信号。

第二方面，本发明实施例提供了一种时序电路的控制方法，包括：

获取触发器数据输出端输出的第一逻辑值和控制装置的第二输入端接收的第二逻辑值；

根据所述第一逻辑值和所述第二逻辑值，确定是否将所述控制装置的时钟输入端获取的时钟信号输出得到所述触发器的控制信号，以控制所述触发器对所述第二逻辑值进行处理。

第三方面，本发明实施例提供了一种存储器，包括如本发明实施例所述的时序电路。

本发明实施例提供了一种时序电路、时序电路的控制方法和存储器，该时序电路包括控制装置和触发器；

所述控制装置的第一输入端与所述触发器的数据输出端连接，第二输入端与所述触发器的数据输入端连接，控制输出端与所述触发器的控制输入端连接，用于根据所述第一输入端接收的第一逻辑值和所述第二输入端接收的第二逻辑值，确定所述控制输出端是否将所述控制装置的时钟输入端获取的时钟信号输出，以得到所述触发器的控制信号；所述触发器，用于根据所述控制信号对所述第二逻辑值进行处理。利用该技术方案能够根据第一逻辑值和第二逻辑值的关系确定触发器是否需要发生逻辑翻转。当触发器需要发生逻辑翻转时，触发器的控制输入端接收时钟信号；当触发器不需要发生逻辑翻转时，触发器的控制输入端保持为0，从而降低了触发器控制输入端，即时钟端的翻转，极大的降低触发器控制输入端带来的功耗。

附图说明

图1为本发明实施例提供的一种时序电路的结构示意图；

图2为本发明实施例提供的一种时序电路的连接示意图；

图3为本发明实施例提供的一种时序电路的控制方法的流程示意图。

具体实施方式

下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。

在更加详细地讨论示例性实施例之前应当提到的是，一些示例性实施例被描述成作为流程图描绘的处理或方法。虽然流程图将各项操作(或步骤)描述成顺序的处理，但是其中的许多操作可以被并行地、并发地或者同时实施。此外，各项操作的顺序可以被重新安排。当其操作完成时所述处理可以被终止，但是还可以具有未包括在附图中的附加步骤。所述处理可以对应于方法、函数、规程、子例程、子程序等等。

图1为本发明实施例提供的一种时序电路的结构示意图，该时序电路可适用于降低触发器功耗的情况，该时序电路可以集成在存储器上，如非易失性存储器。

如图1所示，本发明实施例提供的一种时序电路，包括：

控制装置11和触发器12；

控制装置11的第一输入端与触发器12的数据输出端连接，第二输入端与触发器12的数据输入端连接，控制输出端与触发器12的控制输入端连接，用于根据所述第一输入端接收的第一逻辑值和所述第二输入端接收的第二逻辑值，确定所述控制输出端是否将控制装置11的时钟输入端获取的时钟信号输出，以得到触发器12的控制信号；

触发器12，用于根据所述控制信号对所述第二逻辑值进行处理。

在本实施例中，该时序电路的工作原理是：控制装置11的第一输入端接收触发器12的数据输出端所输出的第一逻辑值，第二输入端可以接收外部输入的第二逻辑值，该第二逻辑值通过触发器12的数据输入端输入至触发器12进行锁存或供后续电路使用。控制装置11通过比对第一逻辑值和第二逻辑值，确定控制输出端是否将控制装置11的时钟输入端接收的时钟信号输出，从而形成触发器12的控制信号。其中，控制装置11如何根据第一逻辑值和第二逻辑值确定控制输出端的输出状态此处不作限定，本领域技术人员可以根据实际情况进行设定。控制装置11根据第一逻辑值和第二逻辑值向触发器12发送控制信号后，触发器12根据控制输入端接收到的控制信号对数据输入端所接收到的第二逻辑值进行处理，如对第二逻辑值进行锁存处理或将第二逻辑值通过数据输出端输出。

在本实施例中，控制装置11可以理解为对触发器12进行控制的装置。控制装置11可以对触发器12的时钟信号进行处理，得到控制信号以控制触发器12。触发器12可以理解为在时钟信号触发下才能动作的存储单元。

其中，控制装置11可以包括三个输入端：第一输入端、第二输入端和时钟输入端。第一输入端和第二输入端分别用于接收触发器12数据输出端所输出的逻辑值和外部输入至触发器12的逻辑值，以供控制装置11对第一逻辑值和第二逻辑值进行比对，从而决定控制输出端是否将时钟输入端所获取的时钟信号输出。可以理解的是，此处不对控制装置11的具体组成进行限定，本领域技术人员可以选取能够实现控制装置11功能的门电路组成控制装置11。

控制信号可以理解为经过控制装置11处理后的用于控制触发器12的信号。触发器12基于该控制信号对数据输入端所输入的第二逻辑值进行锁存或输出。可以理解的是，当控制装置11输出端未将时钟输入端获取的时钟信号输出时，控制信号可以为0。相应的，触发器12当检测到控制信号保持为0时，其可以基于其锁存功能直接基于上一逻辑值设定当前逻辑值。

本发明实施例提供了一种时序电路，该时序电路包括控制装置和触发器；所述控制装置的第一输入端与所述触发器的数据输出端连接，第二输入端与所述触发器的数据输入端连接，控制输出端与所述触发器的控制输入端连接，用于根据所述第一输入端接收的第一逻辑值和所述第二输入端接收的第二逻辑值，确定所述控制输出端是否将所述控制装置的时钟输入端获取的时钟信号输出，以得到所述触发器的控制信号；所述触发器，用于根据所述控制信号对所述第二逻辑值进行处理。利用该技术方案能够根据第一逻辑值和第二逻辑值的关系确定触发器是否需要发生逻辑翻转。当触发器需要发生逻辑翻转时，触发器的控制输入端接收时钟信号；当触发器不需要发生逻辑翻转时，触发器的控制输入端保持为0，从而降低了触发器控制输入端，即时钟端的翻转，极大的降低触发器控制输入端带来的功耗。

进一步的，触发器12为d触发器。

触发器是一个具有记忆功能的，具有两个稳定状态的信息存储器件，是构成多种时序电路的最基本逻辑单元，也是数字逻辑电路中一种重要的单元电路。在数字系统和计算机中有着广泛的应用。触发器具有两个稳定状态，即“0”和“1”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态。本实施例中，可以将触发器优化为d触发器，d触发器是一种延时电路，能够有效的供控制装置比对上一逻辑值和当前逻辑值，从而有效的生成控制信号。其中，上一逻辑值可以理解为上一时钟周期触发器12所处理的逻辑值。当前逻辑值可以理解为当前时刻触发器12所处理的逻辑值。

图2为本发明实施例提供的一种时序电路的连接示意图，如图2所示，进一步的，控制装置11，包括：异或门111和第一与门112；

异或门111的第一端与d触发器21的q输出端连接，异或门111的第二端与d触发器21的数据输入端连接，异或输出端与第一与门112的第一端连接，第一与门112的输出端与d触发器21的控制输入端连接，第一与门112的第二端用于获取时钟信号clk；

当异或门111的第一端的逻辑值和异或门111的第二端的逻辑值相反时，控制第一与门112的输出端输出时钟信号clk。

在本实施例中，可以将控制装置11优化包括异或门111和第一与门112；其中异或门111可以用于对第一逻辑值和第二逻辑值进行判断，确定第一逻辑值和第二逻辑值是否相反。当异或门111检测到第一逻辑值和第二逻辑值相反后，可以在异或输出端输出1。相应的，第一与门112将异或输出端输出的1和时钟信号clk进行与操作，从而第一与门112的输出端将时钟信号输出至d触发器21；当异或门111检测到第一逻辑值好第二逻辑中相同时，可以在异或输出端输出0。相应的，第一与门112将异或输出端输出的0和时钟信号clk进行与操作，第一与门112的输出端将0输出值d触发器21。异或门111经过上述处理可以得到用于控制d触发器的控制信号。

d触发器21，接收到控制信号后可以在控制信号出现边沿时，如上升沿或下降沿，对第二逻辑值进行锁存或输出。在控制信号保持0不变时，可以利用d触发器21的锁存功能基于上一逻辑值设定当前逻辑值。

本实施例中，通过将控制装置11优化为异或门和第一与门，能够有效的避免时钟信号在每个时钟到来时发生翻转，导致d触发器逻辑的动态功耗大的技术问题。本实施例通过一个异或门和一个第一与门对d触发器的控制输入端，即时钟端，进行控制，当只有d触发器需要发生逻辑翻转时产生一个有效的时钟信号；当d触发器不需要发生翻转时，d触发器的控制输入端保持为0，从而大大降低了d触发器的控制输入端的翻转次数，极大的降低了控制输入端的动态功耗。异或门的一端为d触发器的输出，异或门的另一端为触发器的d端，因此只有当前逻辑值与前一个clk产生的逻辑值不一致时，异或门输出结果为1。异或门的输出与时钟信号通过第一与门进行与操作。只有异或门的输出端为1时，d触发器的时钟才会有效，异或门的输出端为0时，触发器的时钟保持为0。

进一步的，控制装置11，包括：同或门和第二与门；

所述同或门的第一端与所述d触发器的q非输出端连接，所述同或门的第二端与所述d触发器的数据输入端连接，同或输出端与所述第二与门的第一端连接，所述第二与门的输出端与所述d触发器的控制输入端连接，所述第二与门的第二端用于获取时钟信号；

当所述同或门的第一端的逻辑值和所述同或门的第二端的逻辑值相同时，控制所述第二与门的输出端输出所述时钟信号。

在本实施例中，可以将控制装置11进一步优化包括同或门和第二与门。该优化的工作原理可以参见将控制装置11优化包括异或门111和第一与门112的工作原理，此处不再赘述。

将控制装置11优化为同或门和第二与门与将控制装置11优化为异或门111和第一与门112的区别在于，同或门的第一端连接至d触发器的q非输出端。其中，q非输出端与q输出端所输出的数据相反。同或门通过获取q非输出端输出的逻辑值和通过同或门第二端获取的外部输入的逻辑值，确定同或门的同或输出端的数值，以确定控制信号。

可以理解的是，当同或门的第一端的逻辑值和同或门的第二端的逻辑值相同时，可以认为当前外部输入的逻辑值和上一时钟周期所处理的逻辑值不一致，故通过对第二与门的第一端的数值进行控制，使得时钟信号由第二与门的输出端输出。

图3为本发明实施例提供的一种时序电路的控制方法的流程示意图。本实施例中还提供了一种时序电路的控制方法，该方法可以由本发明实施例提供的时序电路执行，具体的，该方法可以由控制装置执行，该方法包括：

s101、获取触发器数据输出端输出的第一逻辑值和控制装置的第二输入端接收的第二逻辑值。

触发器的数据输出端可以检测到触发器处理的上一时钟周期所处理的逻辑值。控制装置的第二输入端接收到的第二逻辑值可以认为是当前待处理的时序电路外部输入的逻辑值。本步骤首先获取第一逻辑值和第二逻辑值，以通过对第一逻辑值和第二逻辑值进行分析，确定用于控制触发器的控制信号。

s102、根据所述第一逻辑值和所述第二逻辑值，确定是否将所述控制装置的时钟输入端获取的时钟信号输出得到所述触发器的控制信号，以控制所述触发器对所述第二逻辑值进行处理。

获取到第一逻辑值和第二逻辑值后，可以基于第一逻辑值和第二逻辑值的关系确定是将时钟信号作为控制信号，还是将0作为控制信号。基于该控制信号触发器能够对数据输入端所接收到的第二逻辑值进行处理。

可以理解的是，该时序电路的控制方法尚未详尽指出可以参见时序电路中相应内容，此处不作赘述。

本实施例中提供的时序电路的控制方法，能够有效降低触发器的控制输入端的翻转，极大降低了控制输入端所带来的功耗，提升了用户的使用体验。

此外，本发明实施例还提供了一种存储器，包括如本发明实施例所述的时序电路。

本实施例中的存储器通过集成本实施例所述的时序电路能够有效减少存储的功耗，提升了用户的使用体验。

注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。