本发明有关一逻辑运算芯片封装、一逻辑运算驱动器封装、一逻辑运算芯片装置、一逻辑运算芯片模块、一逻辑运算驱动器、一逻辑运算硬盘、一逻辑运算驱动器硬盘、一逻辑运算驱动器固态硬盘、一现场可编程逻辑门阵列(fieldprogrammablegatearray(fpga))逻辑运算硬盘或一现场可编程逻辑门阵列逻辑运算器(以下简称逻辑运算驱动器，亦即为以下说明书提到逻辑运算芯片封装、一逻辑运算驱动器封装、一逻辑运算芯片装置、一逻辑运算芯片模块、一逻辑运算硬盘、一逻辑运算驱动器硬盘、一逻辑运算驱动器固态硬盘、一现场可编程逻辑门阵列(fieldprogrammablegatearray(fpga))逻辑运算硬盘或一现场可编程逻辑门阵列逻辑运算器，皆简称逻辑运算驱动器)，本发明的逻辑运算驱动器包括用于现场编程为目的多个fpga集成电路(ic)芯片，更具体而言，使用多个商业化标准fpgaic芯片所组成标准商业化逻辑运算驱动器包括非挥发性随机存取内存单元并且当进行现场程序编程操作时可被使用在不同应用上。
背景技术：
：：fpga半导体ic芯片己被用来发展一创新的应用或一小批量应用或业务需求。当一应用或业务需求扩展至一定数量或一段时间时，半导体ic供货商通常会将此应用视为一特殊应用ic芯片(applicationspecificic(asic)chip)或视为一客户自有工具ic芯片(customer-ownedtooling(cot)ic芯片)。对于一特定应用及相较于一asic芯片或cot芯片下，会因为以下因素将fpga芯片设计为asic芯片或cot芯片设计，(1)需较大尺寸的半导体芯片、较低的制造良率及较高制造成本；(2)需消耗较高的功率；(3)较低的性能。当半导体技术依照摩尔定律(moore’slaw)发展至下一制程世代技术时(例如发展至小于30纳米(nm)或20纳米(nm))，针对设计一asic芯片或一cot芯片的一次性工程费用(non-recurringengineering(nre))的成本是十分昂贵的，请参阅图27所示，其成本例如大于5百万元美金，或甚至超过1千万元美金、2千万元美金、5千万元美金或1亿元美金。例如以16nm技术世代或制造技术的且用于asic或cot芯片一组光罩的成本就高于1百万美金、2百万美金、3百万美金或5百万美金。如此昂贵的nre成本，降低或甚至停止先进ic技术或新一制程世代技术应用在创新或应用上，因此需要发展一种能持续的创新并降低障碍(制造成本)的新方法或技术，并且可使用先进且强大的半导体技术节点或世代来实现半导体ic芯片上的创新。技术实现要素：本发明揭露一商业化标准逻辑运算驱动器，此商业化标准逻辑运算驱动器为一多芯片封装用经由现场编程(fieldprogramming)方式使用在在计算及(或)处理等功能上，此芯片封装包括多个可应用在需现场编程的逻辑、计算及/或处理应用的fpgaic芯片，此商业化标准逻辑运算驱动器所使用的非挥发性内存ic芯片是类似使用一商业化标准固态储存硬盘(或驱动器)、一数据储存硬盘、一数据储存软盘、一通用串行总线(universalserialbus(usb))闪存碟(或驱动器)、一usb驱动器、一usb记忆棒、一快闪记忆碟或一usb内存。本发明更揭露一降低nre成本方法，请参阅图27，此方法经由标准商业化逻辑驱动器实现(i)创新及应用；(ii)创新制程(程序)或应用；及/或(iii)加速半导体ic芯片的工作处理或应用能力。具有创新想法或创新应用的人、使用者、开发者或用于加速工作量处理的目的的使用者需要购买此商业化标准逻辑驱动器及可写入(或加载)此商业化标准逻辑驱动器的一开发或撰写软件原始码或程序，用以实现他/她的创新想法或创新应用，其中该创新想法或创新应用包括(i)创新算法及/或计算结构，处理方法、学习及/或推理，及/或(ii)创新及/或特定应用，其中标准商业化逻辑驱动器包括由先进技术节点或世代(先进于20nm或10nm的技术节点或世代)所制造的多个fpgaic芯片，申请人的创新可经由改变其中的编程交互连接线和lut以改变fpgaic芯片的硬件而在逻辑驱动器中实现。本发明所提供的方法与经由开发逻辑asic或cotic芯片在实现发明相比较下，使用逻辑驱动器实现相同或类似的创新和/或应用，可经由开发软件并将其安装在购买或租用的标准商业化逻辑驱动器中实现，以将nre成本降低至小于一百万美金。本发明可激励创新及降低实现ic芯片设计在创新上的障碍以及使用先进ic制程或下一制程世代上的障碍，例如使用比30纳米、20纳米或10纳米更先进的ic制程技术。本发明另一方面提供一个”公开创新平台”，此平台可使创作者轻易地且低成本下在半导体芯片上使用先进于20nm或10nm的ic技术世代的技术，执行或实现他们的创意或发明(算法、结构及/或应用)，其先进的技术世代例如是先进于20nm、16nm、10nm、7nm、5nm或3nm的技术世代，如图27中所示，在早期1990年代时，创作者或发明人可经由设计ic芯片并在几十万美元的成本之下，在半导体制造代工厂使用1μm、0.8μm、0.5μm、0.35μm、0.18μm或0.13μm的技术世代的技术实现他们的创意或发明(算法、结构及/或应用)，此半导体制造工厂在当时是所谓的”公共创新平台”，然而，当技术世代迁移并进步至比20nm或10nm更先进的技术世代时，例如是先进于20nm、16nm、10nm、7nm、5nm或3nm的技术世代的技术，只有少数大的系统商或ic设计公司(非公共的创新者或发明人)可以负担得起半导体ic制造代工厂所需的开发费用，其中使用这些先进世代的开发及实现的费用成本大约是高于1000万美元，现今的半导体ic代工厂现在己不是”公共创新平台”，而只变成俱乐部创新者或发明人的”俱乐部创新平台”，而本发明所提出的逻辑驱动器概念(包括标准商业化现场可编程逻辑门阵列(fpga)集成电路芯片(标准商业化fpgaic芯片s))可提供公共创作者再次的回到1990年代一样的半导体ic产业的”公共创新平台”，创作者可经由使用逻辑运算器(包括由先进于20nm或10nm技术节点所制造的多个fpgaic芯片)及撰写软件程序执行或实现他们的创作或发明，其成本低于500k或300k美元，其中软件程序是常见的软件语，例如是c,java,c++,c#,scala,swift,matlab,assemblylanguage,pascal,python,visualbasic,pl/sql或javascript等程序语言，其中创作者可安装他们发展的软件至他们自己拥有的逻辑运算器中或他们可以经由网络在数据中心或云端租用逻辑运算器进行开发或实现他们的创作或发明。本发明另外揭露一种商业模式，此商业模式是将现有逻辑asic芯片或cot芯片的商业模式经由使用标准商业化逻辑驱动器转变成一商业逻辑ic芯片商业模式，例如像是现在商业化dram或商业化nand闪存ic芯片商业模式，其中对于同一创新(算法、结构及/或应用)或以加速工作负载处理能力上，此逻辑驱动器从效能、功耗、工程及制造成本上比现有常规asic芯片或常规cotic芯片更好或相同。现有逻辑asic芯片及cotic芯片设计、制造及/或生产的公司(包括无晶圆厂ic设计和产品公司，ic代工厂或合同制造商(可能是无产品)，和/或垂直集成ic设计、制造和产品的公司)可变成类似dram或商业化闪存ic芯片设计、制造及/或生产公司，或是变成类似现有闪存模块、快闪usb记忆棒或驱动器，或闪存固态驱动器或磁盘驱动器设计、制造和/或产品公司。本发明另一方面揭露标准商业化逻辑驱动器，其中用户、客户或软件开发者可购买此标准商业化逻辑驱动器及撰写软件的程序代码，用在他们所需的软件的编程上，例如用在人工智能(artificialintelligence,ai)、机器学习、深度学习、大数据数据库储存或分析、物联网(internetofthings,iot)、虚拟现实(vr)、扩增实境(ar)、车用电子、车用电子图形处理(gp)、数字信号处理(dsp)、微控制器(mc)或中央处理器(cp)等功能或其中的任一种组合的功能的程序，此逻辑驱动器是一可现场编程的加速器，可用在客户端、数据中心或云端中，或是用在ai功能中的训练/推测的应用程序中进行现场编程。本发明另外揭露一种产业模式，此产业模式是将现有逻辑asic芯片或cot芯片硬件产业模式经由本发明逻辑驱动器改变成一软件产业模式。现有的asic芯片或cotic芯片的设计公司或供货商可变成软件开发商或供货商，他们可能调整变成以下商业模式：(1)变成软件公司，针对他们的发明或应用可发展成软件及贩卖/或租用软件为主的商业模式，可让他们的客户或用户安装软件至客户的或用户所拥有的商业化标准逻辑运算器中，其中该软件可安装在云端及租给使用者或客户；及/或(2)硬件公司仍是贩卖硬件的商业模式，没有asic芯片或cotic芯片的设计及生产，客户或使用者可安装自我研发的软件安装在所贩卖(或购买)的标准商业逻辑驱动器内的一或多个非挥发性内存ic芯片内，或是在逻辑驱动器内的fpgaic芯片的非挥发性随机存取内存单元(nvram)内，然后再卖给他们的客户或使用者。客户/用户或开发商/公司他们也可针对所期望写软件原始码在标准商业逻辑驱动器内(也就是将软件原始码加载至逻辑驱动器的非挥发性ic芯片内，或在逻辑驱动器内的fpgaic芯片的nvram单元中)用于他们创新的算法、结构及/或应用上。本发明另外揭露一种使用在商业化标准逻辑运算器中的标准商业化fpgaic芯片。此标准商业化fpgaic芯片是采用先进的半导体技术或新世代制程设计及制造，使其在最小制造成本下仍能具有小芯片尺寸及高的制造良率，其半导体技术例如是比30纳米(nm)、20nm或10nm更先进或相等的技术或是芯片尺寸更小或相同的半导体先进制程技术，例如使用16nm、14nm、12nm、10nm、7nm、5nm或3nm技术节点的技术，标准商业化fpgaic芯片制造的成本可被缩减，其原因为(i)芯片尺寸优化：由于fpga功能可在逻辑驱动器中被划分为数个fpgaic芯片封装，该fpgaic芯片尺寸可被优化以获得最大的制造效率，从而最大限度地降低制造成本；(ii)常规的(固定的)电路阵列设计。为达上述目的，本发明提供一种多芯片封装结构，包括：一现场可编程逻辑门阵列(fpga)集成电路(ic)芯片，用于根据一真值表进行一逻辑运算，其中该现场可编程逻辑门阵列集成电路芯片包括多个设于其内的非挥发性内存单元，用于储存该真值表的多个结果值，且该现场可编程逻辑门阵列集成电路芯片还包括一设于其内的可编程逻辑区块，该可编程逻辑区块适于根据其输入的组合中的其中之一，从该些结果值中选择其一成为其输出；以及一内存芯片，耦接至该现场可编程逻辑门阵列(fpga)集成电路(ic)芯片，其中该现场可编程逻辑门阵列(fpga)集成电路(ic)芯片与该内存芯片之间的数据位宽度大于或等于64。当以下描述连同随附图式一起阅读时，可更充分地理解本发明的配置，该等随附图式的性质应视为说明性而非限制性的。该等图式未必按比例绘制，而是强调本发明的原理。附图说明图式揭示本发明的说明性实施例。其并未阐述所有实施例。可另外或替代使用其他实施例。为节省空间或更有效地说明，可省略显而易见或不必要的细节。相反，可实施一些实施例而不揭示所有细节。当相同数字出现在不同图式中时，其指相同或类似元件或步骤。以下描述连同随附图式一起阅读时，可更充分地理解本发明的态样，该等随附图式的性质应视为说明性而非限制性的。该等图式未必按比例绘制，而是强调本发明的原理。图1a及图1b为根据本申请案的实施例所绘示的数种内存单元的电路图。图2为根据本申请案的实施例所绘示的多任务器(multiplexer)的电路图图3a为根据本申请案的实施例所绘示的大型i/o电路的电路图。图3b为根据本申请案的实施例所绘示的小型i/o电路的电路图图4为根据本申请案的实施例所绘示的可编程逻辑区块的方块图。图5为根据本申请案的实施例nand逻辑闸或操作器的示意图。图6为根据本申请案的实施例的用于nand操作器的一真实表(truthtable)。图7本发明实施例可编程交互连接线路经由交叉点开关编程的电路示意图。图8a至图8c为本发明实施例第一种型式半导体芯片的结构剖面示意图图8d为本发明一实施例电阻式随机存取内存的各种状态的曲线图。图8e揭示本发明实施例非挥发性内存阵列的电路示意图。图8f为本发明实施例感应放大器(senseamplifier)的电路示意图。图8g为本发明实施例中一参考电压产生电路的电路示意图。图9a为本发明实施例另一非挥发性内存阵列的电路示意图。图9b为本发明实施例中选择器的结构剖面示意图。图9c及图9d为本发明实施例堆栈一选择器的选择性电阻式随机存取内存结构剖面示意图。图9e为本发明实施例中选择性电阻式随机存取内存在形成步骤时的电路示意图。图9f为本发明实施例中选择性电阻式随机存取内存执行重设步骤时的电路示意图。图9g为本发明实施例中选择性电阻式随机存取内存执行设定步骤时的电路示意图。图9h为本发明实施例选择性电阻式随机存取内存在操作时的电路示意图。图9i为本发明实施例参考电压产生电路的电路示意图图10a为本发明实施例另一非挥发性内存阵列的电路示意图图10b为本发明实施例的自我选择式电阻式随机存取内存剖面示意图图10c为本发明实施例自我选择式电阻式随机存取内存单元907在一设定步骤中用于将ssrram907设定至一低电阻(lr)状态的一能带图(banddiagram)图10d为本发明实施例ssrram单元907在一重设步骤中用于将ssrram907重设至一高电阻(hr)状态的一能带图(banddiagram)图10e及图10f为ssrram分别具有低电阻及高电阻的一能带图图10g为本发明实施例ssrram在设定步骤中的电路示意图图10h为本发明实施例ssrram在重设步骤中的电路示意图图10i为本发明实施例中ssrrams在操作时的电路示意图图10j为本发明实施例中参考电压产生电路的电路示意图图11a至图11c为本发明实施例用于半导体芯片的(第一种替代方案)第二型非挥发性内存单元剖面示意图。图11d为本发明实施例用于半导体芯片的第二种型式磁阻式随机存取内存880结构剖面示意图图11e为本发明实施例非挥发性内存阵列电路示意图图11f为本发明实施例中一参考电压产生电路的电路示意图图12为根据本申请案的实施例所绘示的标准商业化现场可编程门阵列(fpga)集成电路(ic)芯片的上视方块图。图13为本发明实施例专用于可编程交互连接(dpi)的集成电路(ic)芯片的方块示意图。图14为根据本申请案的实施例所绘示的标准商业化逻辑运算驱动器的上视示意图。图15为本发明实施例用于一或多个标准商业化fpgaic芯片及高速高带宽的内存(hbm)ic芯片的多个数据总线(databuses)及用于一或多个标准商业化fpgaic芯片及高速高带宽的内存(hbm)ic芯片的多个控制总线(controlbuses)的方块示意图图16为本发明实施例在一标准商业化fpgaic芯片内进行编程及操作的算法方块示意图图17为本发实施例半导体芯片剖面示意图。图18a及图18b为本发明实施例扇出型交互连接线结构的逻辑驱动器(foisd)剖面示意图。图19a及图19b为本发明实施例为用于逻辑驱动器的芯片封装的制程剖面示意图。图20为本发明实施例为用于逻辑驱动器的芯片封装剖面示意图。图21为本发明实施例一金属平面的上视图。图22为本发明实施例pop封装(package-on-package)结构的剖面示意图。图23为本发明实施例用于标准商业化逻辑驱动器的的演进及重新配置的算法或流程图。图24为本发明实施例用于标准商业化逻辑驱动器的重新配置的二个表格。图25为本发明实施例用于foit逻辑驱动器及内存驱动器的封装剖面示意图。图26为本发明实施例多个数据中心及多个使用者之间的网络方块示意图。图27为本发明实施例非经常性工程(nre)成本和技术节点之间的关系的趋势图。虽然在图式中已描绘某些实施例，但熟习此项技术者应了解，所描绘的实施例为说明性的，且可在本发明的范畴内构想并实施彼等所示实施例的变化以及本文所述的其他实施例。具体实施方式静态随机存取内存(staticrandom-accessmemory(sram))单元的说明(1)第一型的sram单元(6tsram单元图1a为根据本申请案的实施例所绘示的6tsram单元的电路图。请参见图1a，第一型的记忆单元(sram)398(亦即为6tsram单元)具有一内存单元446，包括四个数据锁存晶体管447及448，亦即为两对的p型金属氧化物半导体(metal-oxide-semiconductor(mos))晶体管447及n型mos晶体管448，在每一对的p型mos晶体管447及n型mos晶体管448中，其汲极相互耦接，其闸极相互耦接，而其源极分别耦接至电源端(vcc)及接地端(vss)。位于左侧的该对的p型mos晶体管447及n型mos晶体管448的闸极耦接至位于右侧的该对的p型mos晶体管447及n型mos晶体管448的汲极，作为内存单元446的输出out1。位于右侧的该对的p型mos晶体管447及n型mos晶体管448的闸极耦接至位于左侧的该对的p型mos晶体管447及n型mos晶体管448的汲极，作为内存单元446的输出out2。请参见图1a，第一型的记忆单元(sram)398还包括二开关或是转移(写入)晶体管449，例如为p型mos晶体管或n型mos晶体管，其中第一开关(晶体管)449的闸极耦接至字符线451，其信道的一端耦接至位线452，其信道的另一端耦接至位于左侧的该对的p型mos晶体管447及n型mos晶体管448的汲极及位于右侧的该对的p型mos晶体管447及n型mos晶体管448的闸极，而其中第二开关(晶体管)449的闸极耦接至字符线451，其信道的一端耦接至位线453，其信道的另一端耦接至位于右侧的该对的p型mos晶体管447及n型mos晶体管448的汲极及位于左侧的该对的p型mos晶体管447及n型mos晶体管448的闸极。在位线452上的逻辑值相反于在位线453上的逻辑值。开关(晶体管)449可称为是编程晶体管，用于写入编程码或数据于该些四个数据锁存晶体管447及448的储存节点中，亦即位于该些四个数据锁存晶体管447及448的汲极与门极中。开关(晶体管)449可以通过字符线451的控制以开启连接，使得位线452通过该第一开关(晶体管)449的通道连接至位于左侧的该对的p型mos晶体管447及n型mos晶体管448的汲极及位于右侧的该对的p型mos晶体管447及n型mos晶体管448的闸极，因此在位线452上的逻辑值可以加载于位于右侧的该对的p型mos晶体管447及n型mos晶体管448的闸极其间的导线上及位于左侧的该对的p型mos晶体管447及n型mos晶体管448的汲极其间的导线上。再者，位线453可通过该第二开关(晶体管)449的通道连接至位于右侧的该对的p型mos晶体管447及n型mos晶体管448的汲极及位于左侧的该对的p型mos晶体管447及n型mos晶体管448的闸极，因此在位线453上的逻辑值可以加载于位于左侧的该对的p型mos晶体管447及n型mos晶体管448的闸极其间的导线上及位于右侧的该对的p型mos晶体管447及n型mos晶体管448的汲极其间的导线上。因此，位于位线452上的逻辑值可以记录或锁存于位于右侧的该对的p型mos晶体管447及n型mos晶体管448的闸极其间的导线上及位于左侧的该对的p型mos晶体管447及n型mos晶体管448的汲极其间的导线上；位于位线453上的逻辑值可以记录或锁存于位于左侧的该对的p型mos晶体管447及n型mos晶体管448的闸极其间的导线上及位于右侧的该对的p型mos晶体管447及n型mos晶体管448的汲极其间的导线上。(2)第二型的sram单元(5tsram单元)图1b为根据本申请案的实施例所绘示的5tsram单元的电路图。请参见图1b，第二型的记忆单元(sram)398(亦即为5tsram单元)具有如图1a所绘示的内存单元446。第二型的记忆单元(sram)398还包括一开关或是转移(写入)晶体管449，例如为p型mos晶体管或n型mos晶体管，其闸极耦接至字符线451，其信道的一端耦接至位线452，其信道的另一端耦接至位于左侧的该对的p型mos晶体管447及n型mos晶体管448的汲极及位于右侧的该对的p型mos晶体管447及n型mos晶体管448的闸极。开关(晶体管)449可称为是编程晶体管，用于写入编程码或数据于该些四个数据锁存晶体管447及448的储存节点中，亦即位于该些四个数据锁存晶体管447及448的汲极与门极中。开关(晶体管)449可以通过字符线451的控制以开启连接，使得位线452通过开关(晶体管)449的通道连接至位于左侧的该对的p型mos晶体管447及n型mos晶体管448的汲极及位于右侧的该对的p型mos晶体管447及n型mos晶体管448的闸极，因此在位线452上的逻辑值可以加载于位于右侧的该对的p型mos晶体管447及n型mos晶体管448的闸极其间的导线上及位于左侧的该对的p型mos晶体管447及n型mos晶体管448的汲极其间的导线上。因此，位于位线452上的逻辑值可以记录或锁存于位于右侧的该对的p型mos晶体管447及n型mos晶体管448的闸极其间的导线上及位于左侧的该对的p型mos晶体管447及n型mos晶体管448的汲极其间的导线上；相反于位于位线452上的逻辑值可以记录或锁存于位于左侧的该对的p型mos晶体管447及n型mos晶体管448的闸极其间的导线上及位于右侧的该对的p型mos晶体管447及n型mos晶体管448的汲极其间的导线上。多功器(multiplexer(muxer))的说明图2为根据本申请案的实施例所绘示的多任务器(multiplexer)的电路图。请参见图2，多任务器211具有并联设置的第一组输入及并联设置的第二组输入，且可根据其第二组输入的组合从其第一组输入中选择其一作为其输出。举例而言，多任务器211可以具有并联设置的16个输入d0-d15作为第一组输入，及并联设置的4个输入a0-a3作为第二组输入。多任务器211可根据其第二组的4个输入a0-a3的组合从其第一组的16个输入d0-d15中选择其一作为其输出dout。请参见图2，多任务器211可以包括逐级耦接的多级三态缓冲器，例如为四级的三态缓冲器215、216、217及218。多任务器211可以具有八对共16个并联设置的三态缓冲器215设在第一级，其每一个的第一输入耦接至第一组的16个输入d0-d15的其中之一，其每一个的第二输入与第二组的输入a3有关。在第一级中八对共16个三态缓冲器215的每一个可以根据其第二输入使其开启或关闭，以控制是否要将其第一输入传送至其输出。多任务器211可以包括一反相器219，其输入耦接至第二组的输入a3，反相器219适于将其输入反向而形成其输出。在第一级中每一对三态缓冲器215的其中一个可以根据耦接至反相器219的输入及输出其中之一的其第二输入切换成开启状态，使其第一输入传送至其输出；在第一级中每一对三态缓冲器215的其中另一个可以根据耦接至反相器219的输入及输出其中另一的其第二输入切换成关闭状态，使其第一输入不会传送至其输出。在第一级的每一对三态缓冲器215中其输出相互耦接。举例而言，在第一级中最上面一对的三态缓冲器215中的上面一个其第一输入耦接至第一组的输入d0，而其第二输入耦接至反相器219的输出；在第一级中最上面一对的三态缓冲器215中的下面一个其第一输入耦接至第一组的输入d1，而其第二输入耦接至反相器219的输入。在第一级中最上面一对的三态缓冲器215中的上面一个可根据其第二输入切换成开启状态，使其第一输入传送至其输出；在第一级中最上面一对的三态缓冲器215中的下面一个可根据其第二输入切换成关闭状态，使其第一输入不会传送至其输出。因此，在第一级中八对的三态缓冲器215的每一对根据分别耦接至反相器219的输入及输出的其两个第二输入以控制让其两个第一输入的其中一个传送至其输出，而其输出会耦接至第二级三态缓冲器216的其中一个的第一输入。请参见图2，多任务器211可以具有四对共8个并联设置的三态缓冲器216设在第二级，其每一个的第一输入耦接至在第一级的三态缓冲器215其中一对的输出，其每一个的第二输入与第二组的输入a2有关。在第二级中四对共8个三态缓冲器216的每一个可以根据其第二输入使其开启或关闭，以控制是否要将其第一输入传送至其输出。多任务器211可以包括一反相器220，其输入耦接至第二组的输入a2，反相器220适于将其输入反向而形成其输出。在第二级中每一对三态缓冲器216的其中一个可以根据耦接至反相器220的输入及输出其中之一的其第二输入切换成开启状态，使其第一输入传送至其输出；在第二级中每一对三态缓冲器216的其中另一个可以根据耦接至反相器220的输入及输出其中另一的其第二输入切换成关闭状态，使其第一输入不会传送至其输出。在第二级的每一对三态缓冲器216中其输出相互耦接。举例而言，在第二级中最上面一对的三态缓冲器216中的上面一个其第一输入耦接至在第一级中最上面一对的三态缓冲器215的输出，而其第二输入耦接至反相器220的输出；在第二级中最上面一对的三态缓冲器216中的下面一个其第一输入耦接至在第一级中次上面一对的三态缓冲器215的输出，而其第二输入耦接至反相器220的输入。在第二级中最上面一对的三态缓冲器216中的上面一个可根据其第二输入切换成开启状态，使其第一输入传送至其输出；在第二级中最上面一对的三态缓冲器216中的下面一个可根据其第二输入切换成关闭状态，使其第一输入不会传送至其输出。因此，在第二级中四对的三态缓冲器216的每一对根据分别耦接至反相器220的输入及输出的其两个第二输入以控制让其两个第一输入的其中一个传送至其输出，而其输出会耦接至第三级三态缓冲器217的其中一个的第一输入。请参见图2，多任务器211可以具有两对共4个并联设置的三态缓冲器217设在第三级，其每一个的第一输入耦接至在第二级的三态缓冲器216其中一对的输出，其每一个的第二输入与第二组的输入a1有关。在第三级中两对共4个三态缓冲器21的每一个可以根据其第二输入使其开启或关闭，以控制是否要将其第一输入传送至其输出。多任务器211可以包括一反相器207，其输入耦接至第二组的输入a1，反相器207适于将其输入反向而形成其输出。在第三级中每一对三态缓冲器217的其中一个可以根据耦接至反相器207的输入及输出其中之一的其第二输入切换成开启状态，使其第一输入传送至其输出；在第三级中每一对三态缓冲器217的其中另一个可以根据耦接至反相器207的输入及输出其中另一的其第二输入切换成关闭状态，使其第一输入不会传送至其输出。在第三级的每一对三态缓冲器217中其输出相互耦接。举例而言，在第三级中上面一对的三态缓冲器217中的上面一个其第一输入耦接至在第二级中最上面一对的三态缓冲器216的输出，而其第二输入耦接至反相器207的输出；在第三级中上面一对的三态缓冲器217中的下面一个其第一输入耦接至在第二级中次上面一对的三态缓冲器216的输出，而其第二输入耦接至反相器207的输入。在第三级中上面一对的三态缓冲器217中的上面一个可根据其第二输入切换成开启状态，使其第一输入传送至其输出；在第三级中上面一对的三态缓冲器217中的下面一个可根据其第二输入切换成关闭状态，使其第一输入不会传送至其输出。因此，在第三级中两对的三态缓冲器217的每一对根据分别耦接至反相器207的输入及输出的其两个第二输入以控制让其两个第一输入的其中一个传送至其输出，而其输出会耦接至第四级三态缓冲器218的第一输入。请参见图2，多任务器211可以具有一对共2个并联设置的三态缓冲器218设在第四级(即输出级)，其每一个的第一输入耦接至在第三级的三态缓冲器217其中一对的输出，其每一个的第二输入与第二组的输入a0有关。在第四级(即输出级)中一对共2个三态缓冲器218的每一个可以根据其第二输入使其开启或关闭，以控制是否要将其第一输入传送至其输出。多任务器211可以包括一反相器208，其输入耦接至第二组的输入a0，反相器208适于将其输入反向而形成其输出。在第四级中该对三态缓冲器218的其中一个可以根据耦接至反相器208的输入及输出其中之一的其第二输入切换成开启状态，使其第一输入传送至其输出；在第四级(即输出级)中该对三态缓冲器218的其中另一个可以根据耦接至反相器208的输入及输出其中另一的其第二输入切换成关闭状态，使其第一输入不会传送至其输出。在第四级(即输出级)的该对三态缓冲器218中其输出相互耦接。举例而言，在第四级(即输出级)中该对三态缓冲器218中的上面一个其第一输入耦接至在第三级中上面一对的三态缓冲器217的输出，而其第二输入耦接至反相器208的输出；在第四级(即输出级)中该对三态缓冲器218中的下面一个其第一输入耦接至在第三级中下面一对的三态缓冲器217的输出，而其第二输入耦接至反相器208的输入。在第四级(即输出级)中该对的三态缓冲器218中的上面一个可根据其第二输入切换成开启状态，使其第一输入传送至其输出；在第四级(即输出级)中该对的三态缓冲器218中的下面一个可根据其第二输入切换成关闭状态，使其第一输入不会传送至其输出。如图2所示，多任务器211更包括一通过/不通过开关缓冲器292耦接至在最后一级中(亦即是第四级或在本实例中的输出级)该对三态缓冲器218的输出，通过/不通过开关292可为一多级三态缓冲器292(亦即是开关缓冲器)，此多级三态缓冲器292在每一级中具有一对p型mos晶体管293及n型mos晶体管294，二者对应的汲极端相互耦接及对应的源极端用以耦接至电源供应电压vcc及耦接至接地参考电压vss，在本实施例中，多级三态缓冲器292为在二对应级中(亦即是第一级及第二级)具有二对p型mos晶体管293及n型mos晶体管294的二级三态缓冲器(亦即是二级反相缓冲器(inverterbuffer))，在第一级该对p型mos晶体管293及n型mos晶体管294闸极端可作为通过/不通过开关258的一输出端，其耦接至在最后一级(在本实例中的第四级或输出级)中该对三态缓冲器218的输出端，在第一级该对的p型mos晶体管293及n型mos晶体管294的汲极端耦接至在第二级(亦即是输出级)该对的p型mos晶体管293及n型mos晶体管294的闸极端，该第二级(亦即是输出级)该对中的p型mos晶体管293及n型mos晶体管294的汲极端可作为该通过/不通过开关258的一输出端(亦即是多任务器211的输出端dout)。请参见图2，多级三态缓冲器292还包括一开关机制，此开关机制可使多级三态缓冲器292用以作为致能(enable)多级三态缓冲器292或禁能(disable)多级三态缓冲器292，其中该开关机制包括：(1)控制p型mos晶体管295的源极端耦接至电源端(vcc)，而其汲极耦接至第一级及第二级的p型mos晶体管293的源极端；(2)控制n型mos晶体管296的源极端耦接至接地参考电压(vss)，而其汲极端耦接至第一级及第二级的n型mos晶体管294的源极端；以及(3)反相器297用以将耦接控制n型mos晶体管296的闸极端及节点sc-4的输入端反向(invert)而产生其输出，所产生的输出耦接至控制p型mos晶体管295的一闸极端。举例而言，请参见图2，当逻辑值“1”耦接至节点sc-4时，会开启多级三态缓冲器292，则信号可以从通过/不通过开关292通过最后一级(也就是第四级或输出级)该对三态缓冲器218的输出端至多任务器211的输出端(dout)。当逻辑值“0”耦接至节点sc-4时，会关闭多级三态缓冲器292，则信号不会从通过/不通过开关292通过，也就是信号不会从最后一级(也就是第四级或输出级)该对三态缓冲器218的输出端通过至多任务器211的输出端(dout)。通过/不通过开关292可放大其输入的信号而产生其输出作为多任务器211的输出dout，因此，多任务器(muxer)211可从其第一组16个输入d0-d15根据其第二组四个输入a0-a13选择出一个，然后放大所选择的那一个作为其输出(dout)。大型输入/输出(i/o)电路的说明图3a为根据本申请案的实施例所绘示的大型i/o电路的电路图。请参见图3a，半导体芯片可以包括多个i/o接垫272，可耦接至其大型静电放电(esd)保护电路273、其大型驱动器274及其大型接收器275。大型静电放电(esd)保护电路、大型驱动器274及大型接收器275可组成一大型i/o电路341。大型静电放电(esd)保护电路273可以包括两个二极管282及283，其中二极管282的阴极耦接至电源端(vcc)，其阳极耦接至节点281，而二极管283的阴极耦接至节点281，而其阳极耦接至接地端(vss)，节点281耦接至i/o接垫272。请参见图3a，大型驱动器274的第一输入耦接信号(l_enable)，用以致能大型驱动器274，而其第二输入耦接数据(l_data_out)，使得该数据(l_data_out)可经大型驱动器274的放大或驱动以形成其输出(位于节点281)，经由i/o接垫272传送至位于该半导体芯片之外部的电路。大型驱动器274可以包括一p型mos晶体管285及一n型mos晶体管286，两者的汲极相互耦接作为其输出(位于节点281)，两者的源极分别耦接至电源端(vcc)及接地端(vss)。大型驱动器274可以包括一非及(nand)闸287及一非或(nor)闸288，其中非及(nand)闸287的输出耦接至p型mos晶体管285的闸极，非或(nor)闸288的输出耦接至n型mos晶体管286的闸极.。大型驱动器274的非及(nand)闸287的第一输入耦接至大型驱动器274的反相器289的输出，而其第二输入耦接至数据(l_data_out)，非及(nand)闸287可以对其第一输入及其第二输入进行非及运算而产生其输出，其输出耦接至p型mos晶体管285的闸极。大型驱动器274的非或(nor)闸288的第一输入耦接至数据(l_data_out)，而其第二输入耦接至信号(l_enable)，非或(nor)闸288可以对其第一输入及其第二输入进行非或运算而产生其输出，其输出耦接至n型mos晶体管286的闸极。反相器289的输入耦接信号(l_enable)，并可将其输入反向而形成其输出，其输出耦接至非及(nand)闸287的第一输入。请参见图3a，当信号(l_enable)为逻辑值“1”时，非及(nand)闸287的输出总是为逻辑值“1”，以关闭p型mos晶体管285，而非或(nor)闸288的输出总是为逻辑值“0”，以关闭n型mos晶体管286。此时，信号(l_enable)会禁能大型驱动器274，使得数据(l_data_out)不会传送至大型驱动器274的输出(位于节点281)。请参见图3a，当信号(l_enable)为逻辑值“0”时，会致能大型驱动器274。同时，当数据(l_data_out)为逻辑值“0”时，非及(nand)闸287及非或(nor)闸288的输出为逻辑值“1”，以关闭p型mos晶体管285及开启n型mos晶体管286，让大型驱动器274的输出(位于节点281)处在逻辑值“0”的状态，并传送至i/o接垫272。若是当数据(l_data_out)为逻辑值“1”时，非及(nand)闸287及非或(nor)闸288的输出为逻辑值“0”，以开启p型mos晶体管285及关闭n型mos晶体管286，让大型驱动器274的输出(位于节点281)处在逻辑值“1”的状态，并传送至i/o接垫272。因此，信号(l_enable)可以致能大型驱动器274，以放大或驱动数据(l_data_out)形成其输出(位于节点281)，并传送至i/o接垫272。请参见图3a，大型接收器275的第一输入耦接该i/o接垫272，可经由大型接收器275的放大或驱动以形成其输出(l_data_in)，大型接收器275的第二输入耦接信号(l_inhibit)，用以抑制大型接收器275产生与其第一输入有关的其输出(l_data_in)。大型接收器275包括一非及(nand)闸290，其第一输入耦接至该i/o接垫272，而其第二输入耦接信号(l_inhibit)，非及(nand)闸290可以对其第一输入及其第二输入进行非及运算而产生其输出，其输出耦接至大型接收器275的反相器291。反相器291的输入耦接非及(nand)闸290的输出，并可将其输入反向而形成其输出，作为大型接收器275的输出(l_data_in)。请参见图3a，当信号(l_inhibit)为逻辑值“0”时，非及(nand)闸290的输出总是为逻辑值“1”，而大型接收器275的输出(l_data_in)总是为逻辑值“1”。此时，可以抑制大型接收器275产生与其第一输入有关的其输出(l_data_in)，其第一输入耦接至该i/o接垫272。请参见图3a，当信号(l_inhibit)为逻辑值“1”时，会启动大型接收器275。同时，当由位于半导体芯片之外部的电路传送至该i/o接垫272的数据为逻辑值“1”时，非及(nand)闸290的输出为逻辑值“0”，使得大型接收器275的输出(l_data_in)为逻辑值“1”；当由位于半导体芯片之外部的电路传送至该i/o接垫272的数据为逻辑值“0”时，非及(nand)闸290的输出为逻辑值“1”，使得大型接收器275的输出(l_data_in)为逻辑值“0”。因此，信号(l_inhibit)可以启动大型接收器275，以放大或驱动由位于半导体芯片之外部的电路传送至该i/o接垫272的数据形成其输出(l_data_in)。请参见图3a，大型驱动器274的输出电容或是驱动能力或负荷例如是介于2pf与100pf之间、介于2pf与50pf之间、介于2pf与30pf之间、介于2pf与20pf之间、介于2pf与15pf之间、介于2pf与10pf之间、介于2pf与5pf之间或是大于2pf、大于5pf、大于10pf、大于15pf或是大于20pf。大型驱动器274的输出电容可作为大型驱动器274的驱动能力，也就是大型驱动器274在输出时的最大负载(maximumloading)，输出电容可从其中一该i/o接垫272至位于外部的负载电路的其中之一i/o接垫272量测。大型静电放电(esd)保护电路273的尺寸例如是介于0.1pf与3pf之间、介于0.1pf与1pf之间或大于1pf。其中之一该i/o接垫272具有一输入电容(由大型esd保护电路或装置273及大型接收器275所提供)介于0.15pf与4pf之间或介于0.15pf与2pf之间或大于0.15pf。该输入电容可从其中一该i/o接垫272至位于内部电路的其中之一i/o接垫272量测。小型输入/输出(i/o)电路的说明图3b为根据本申请案的实施例所绘示的小型i/o电路的电路图。请参见图3b，半导体芯片可以包括多个金属(i/o)接垫372，可耦接至其小型静电放电(esd)保护电路373、其小型驱动器374及其小型接收器375。小型静电放电(esd)保护电路、小型驱动器374及小型接收器375可组成一小型i/o电路203。小型静电放电(esd)保护电路373可以包括两个二极管382及383，其中二极管382的阴极耦接至电源端(vcc)，其阳极耦接至节点381，而二极管383的阴极耦接至节点381，而其阳极耦接至接地端(vss)，节点381耦接至金属(i/o)接垫372。请参见图3b，小型驱动器374的第一输入耦接信号(s_enable)，用以致能小型驱动器374，而其第二输入耦接数据(s_data_out)，使得该数据(s_data_out)可经小型驱动器374的放大或驱动以形成其输出(位于节点381)，经由金属(i/o)接垫372传送至位于该半导体芯片之外部的电路。小型驱动器374可以包括一p型mos晶体管385及一n型mos晶体管386，两者的汲极相互耦接作为其输出(位于节点381)，两者的源极分别耦接至电源端(vcc)及接地端(vss)。小型驱动器374可以包括一非及(nand)闸387及一非或(nor)闸388，其中非及(nand)闸387的输出耦接至p型mos晶体管385的闸极，非或(nor)闸388的输出耦接至n型mos晶体管386的闸极.。小型驱动器374的非及(nand)闸387的第一输入耦接至小型驱动器374的反相器389的输出，而其第二输入耦接至数据(s_data_out)，非及(nand)闸387可以对其第一输入及其第二输入进行非及运算而产生其输出，其输出耦接至p型mos晶体管385的闸极。小型驱动器374的非或(nor)闸388的第一输入耦接至数据(s_data_out)，而其第二输入耦接至信号(s_enable)，非或(nor)闸388可以对其第一输入及其第二输入进行非或运算而产生其输出，其输出耦接至n型mos晶体管386的闸极。反相器389的输入耦接信号(s_enable)，并可将其输入反向而形成其输出，其输出耦接至非及(nand)闸387的第一输入。请参见图3b，当信号(s_enable)为逻辑值“1”时，非及(nand)闸387的输出总是为逻辑值“1”，以关闭p型mos晶体管385，而非或(nor)闸388的输出总是为逻辑值“0”，以关闭n型mos晶体管386。此时，信号(s_enable)会禁能小型驱动器374，使得数据(s_data_out)不会传送至小型驱动器374的输出(位于节点381)。请参见图3b，当信号(s_enable)为逻辑值“0”时，会致能小型驱动器374。同时，当数据(s_data_out)为逻辑值“0”时，非及(nand)闸387及非或(nor)闸388的输出为逻辑值“1”，以关闭p型mos晶体管385及开启n型mos晶体管386，让小型驱动器374的输出(位于节点381)处在逻辑值“0”的状态，并传送至金属(i/o)接垫372。若是当数据(s_data_out)为逻辑值“1”时，非及(nand)闸387及非或(nor)闸388的输出为逻辑值“0”，以开启p型mos晶体管385及关闭n型mos晶体管386，让小型驱动器374的输出(位于节点381)处在逻辑值“1”的状态，并传送至金属(i/o)接垫372。因此，信号(s_enable)可以致能小型驱动器374，以放大或驱动数据(s_data_out)形成其输出(位于节点381)，并传送至金属(i/o)接垫372。请参见图3b，小型接收器375的第一输入耦接该金属(i/o)接垫372，可经由小型接收器375的放大或驱动以形成其输出(s_data_in)，小型接收器375的第二输入耦接信号(s_inhibit)，用以抑制小型接收器375产生与其第一输入有关的其输出(s_data_in)。小型接收器375包括一非及(nand)闸390，其第一输入耦接至该金属(i/o)接垫372，而其第二输入耦接信号(s_inhibit)，非及(nand)闸290可以对其第一输入及其第二输入进行非及运算而产生其输出，其输出耦接至小型接收器375的反相器391。反相器391的输入耦接非及(nand)闸390的输出，并可将其输入反向而形成其输出，作为小型接收器375的输出(s_data_in)。请参见图3b，当信号(s_inhibit)为逻辑值“0”时，非及(nand)闸390的输出总是为逻辑值“1”，而小型接收器375的输出(s_data_in)总是为逻辑值“1”。此时，可以抑制小型接收器375产生与其第一输入有关的其输出(s_data_in)，其第一输入耦接至该金属(i/o)接垫372。请参见图3b，当信号(s_inhibit)为逻辑值“1”时，会启动小型接收器375。同时，当由位于半导体芯片之外部的电路传送至该金属(i/o)接垫372的数据为逻辑值“1”时，非及(nand)闸390的输出为逻辑值“0”，使得小型接收器375的输出(s_data_in)为逻辑值“1”；当由位于半导体芯片之外部的电路传送至该金属(i/o)接垫372的数据为逻辑值“0”时，非及(nand)闸390的输出为逻辑值“1”，使得小型接收器375的输出(s_data_in)为逻辑值“0”。因此，信号(s_inhibit)可以启动小型接收器375，以放大或驱动由位于半导体芯片之外部的电路传送至该金属(i/o)接垫372的数据形成其输出(s_data_in)。请参见图3b，小型驱动器374的输出电容或是驱动能力或负荷例如是介于0.05pf与2pf之间、介于0.05pf与1pf之间或是小于2pf或1pf。小型驱动器374的输出电容可作为小型驱动器374的驱动能力，也就是小型驱动器374在输出时的最大负载(maximumloading)，输出电容可从其中一该i/o接垫372至位于外部的负载电路的其中之一i/o接垫372量测。小型静电放电(esd)保护电路373的尺寸例如是介于0.01pf与0.1pf之间或小于0.1pf。在一些实施例中，没有小型esd保护电路或装置373设置在小型i/o电路203中，在某些实施例中，在图3b中该小型i/o电路203小型驱器374或接收器375可设计成内部驱动器或接收器(其不具有小型esd保护电路或装置373)，其具有与内部驱动器与接收器相同的输入电容及输出电容。其中之一该i/o接垫372具有一输入电容(由小型esd保护电路或装置373及小型接收器375所提供)介于0.15pf与4pf之间或介于0.15pf与2pf之间或大于0.15pf。该输入电容可从其中一该i/o接垫372至位于内部负载电路的其中之一i/o接垫372量测。可编程逻辑区块的说明图4为根据本申请案的实施例所绘示的可编程逻辑区块的方块图。请参见图4，可编程逻辑区块(lb)201可以是各种形式，包括一查找表(lut)210及一多任务器211，可编程逻辑区块(lb)201的多任务器211包括第一组的输入，例如为如图2所绘示的d0-d15或是如图2所绘示的d0-d255，其每一个耦接储存在查找表(lut)210中的其中一结果值或编程码；可编程逻辑区块(lb)201的多任务器211还包括第二组的输入，例如为如图2所绘示的4个输入a0-a3或是如图2所绘示的8个输入a0-a7，用于决定其第一组的输入其中之一传送至其输出，例如为如图2所绘示的dout，作为可编程逻辑区块(lb)201的输出。多任务器211的第二组的输入，例如为如图2所绘示的4个输入a0-a3或是如图2所绘示的8个输入a0-a7，作为可编程逻辑区块(lb)201的输入。请参见图4，可编程逻辑区块(lb)201的查找表(lut)210可以包括多个内存单元490，其每一个储存其中一结果值或编程码，而每一内存单元490如图1a或图1b所描述的记忆单元398。可编程逻辑区块(lb)201的多任务器211的第一组的输入，例如为如图2所绘示的d0-d15或是如图2所绘示的d0-d255，其每一个耦接至用于查找表(lut)210的其中一内存单元490的输出(亦即为记忆单元398的输出out1或out2)，因此储存于每一内存单元490中的结果值或编程码可以传送至可编程逻辑区块(lb)201的多任务器211的第一组的其中一输入。再者，当可编程逻辑区块(lb)201的多任务器211为第二型或第三型时，如图2所示，可编程逻辑区块(lb)201还包括其他的内存单元490，用于储存编程码，而其输出耦接至其多任务器211的多级三态缓冲器292的输入sc-4。每一该些其他的内存单元490如图1a或图1b所描述的记忆单元398，其他的内存单元490的输出(亦即为记忆单元398的输出out1或out2)耦接可编程逻辑区块(lb)201的多任务器211的多级三态缓冲器292的输入sc-4，且其他的内存单元490储存编程码，用以开启或关闭可编程逻辑区块(lb)201的多任务器211。可编程逻辑区块(lb)201可包括查找表(lut)210，该查找表(lut)210可被编程以储存或保存结果值(resultingvalues)或编程原始码，该查找表(lut)210可用于逻辑操作(运算)或布尔运算(booleanoperation)，例如是and、nand、or、nor或exor等操作运算，或结合上述二种或上述多种操作运算的一种操作运算，例如查找表(lut)210可被编程以引导可编程逻辑区块(lb)201达到与逻辑运算器相同的操作运算，即如图5中的nand逻辑闸或操作器，以本实施例而言，可编程逻辑区块(lb)201具有二个输入，例如是a0及a1，以及具有一输出，例如是dout，图6显示用于nand操作器的一真实表(truthtable)，如图6所示，查找表(lut)210记录或储存如图5中nand操作器的每一四个结果值或编程原始码，其中四个结果值或编程原始码根据其输入a0及a1的四种组合而产生，查找表(lut)210可用分别储存在四个内存单元490的四个结果值或编程原始码进行编程，每一查找表(lut)210可参考如图1a或图1b所描述的一第一型的记忆单元(sram)398本身的输出out1或输出out2耦接至用于可编程逻辑区块(lb)201的第一组多任务器211的四个输入d0-d3其中之一。多任务器211可用于决定其第一组四个输入为其输出，如输出dout，其中依据本身第二组的输入a0及a1的一种组合而决定。如图4所示的多任务器211的输出dout可作为可编程逻辑区块(lb)201的输出。图7本发明实施例可编程交互连接线路经由交叉点开关编程的电路示意图，如图7所示，交叉点开关379可以包括四个如图2所绘示的多任务器211，其每一个包括第一组的三个输入及第二组的两个输入，且适于根据其第二组的两个输入的组合从其第一组的三个输入中选择其一传送至其输出。四个多任务器211其中之一个的第一组的三个输入d0-d2的每一个可以耦接至四个多任务器211其中另两个的第一组的三个输入d0-d2其中之一及四个多任务器211其中另一个的输出dout。因此，四个多任务器211的每一个的第一组的三个输入d0-d2可以分别耦接至在三个不同方向上分别延伸至四个多任务器211的另外三个的输出的三条金属线路，且四个多任务器211的每一个可以根据其第二组的输入a0及a1的组合从其第一组的输入d0-d2中选择其一传送至其输出dout。四个如图2中的多任务器211的每一个还包括通过/不通开关或开关缓冲器292，可以根据其输入sc-4切换成开启或关闭的状态，让根据其第二组的输入a0及a1从其第一组的三个输入d0-d2中所选择的一个传送至或是不传送至其输出dout。举例而言，上面的多任务器211其第一组的三个输入可以分别耦接至在三个不同方向上分别延伸至左侧、下面及右侧的多任务器211的输出dout(位于节点n23、n26及n25)的三条金属线路，且上面的多任务器211可以根据其第二组的输入a0及a1的组合从其第一组的输入d0-d2中选择其一传送至其输出dout(位于节点n24)。上面的多任务器211的通过/不通开关或开关缓冲器292可以根据其输入sc-4切换成开启或关闭的状态，让根据其第二组的输入a0及a1从其第一组的三个输入d0-d2中所选择的一个传送至或是不传送至其输出dout(位于节点n24)。如图7所示，四条可编程交互连接线361(如图12中所示)分别耦接交叉点开关379的四节点n23-n26。因此，该四条可编程交互连接线361的其中一条可以通过交叉点开关379的切换以耦接至其另外一条、其另外两条或是其另外三条；每一多任务器211的第二组的二输入a0及a1分别经由多个固定交互连接线364(亦即是不可编程交互连接线)耦接二内存单元362的输出(亦即为记忆单元398的输出out1或out2)，及其节点sc-4可经由另一固定交互连接线364(亦即是不可编程交互连接线)耦接至另一内存单元362的输出，其中内存单元362的输出亦即为记忆单元398的输出out1或out2。因此，每一多任务器211的三输入耦接该四条可编程交互连接线361的其中三条，而其输出耦接该四条可编程交互连接线361的另一条，每一多任务器211可以根据其第二组的二输入a0及a1让其第一组的该三输入其中之一传送至其输出，或者再根据节点sc-4的逻辑值让其第一组的该三输入其中之一传送至其输出。举例而言，请参见图7，上面的多任务器211的第二组的输入a01及a11及节点sc1-4分别耦接至三个内存单元362-1的输出，每一输出可参考记忆单元398的输出out1或out2，左边的多任务器211的第二组的输入a02及a12及节点sc2-4分别耦接至三个内存单元362-2的输出，每一输出可参考记忆单元398的输出out1或out2，下面的多任务器211的第二组的输入a03及a13及节点sc3-4分别耦接至三个内存单元362-3的输出，其每一输出可参考记忆单元398的输出out1或out2，右边的多任务器211的第二组的输入a04及a14及节点sc4-4分别耦接至三个内存单元362-4的输出，每一输出可参考记忆单元398的输出out1或out2)。在编程内存单元362-1、362-2、362-3及362-4之前或是在编程内存单元362-1、362-2、362-3及362-4当时，四条可编程交互连接线361是不会用于信号传输的，而通过编程内存单元362-1、362-2、362-3及362-4可以让四个多任务器211的每一个从其三个第一组的输入中选择其一传送至其输出，使得四条可编程交互连接线361其中一条可耦接四条可编程交互连接线361其中另一条、其中另两条或其中另三条，用于信号传输。固定交互连接线的说明在编程用于如图4及图6所描述的查找表(lut)210的内存单元490及用于如图7所描述的可编程交互连接线的内存单元362之前或当时，通过不是现场可编程的固定交互连接线可用于信号传输或是电源/接地供应至(1)用于如图4所描述的可编程逻辑区块(lb)201的查找表(lut)210的内存单元490，用以编程内存单元490；及/或(2)用于如图7所描述的可编程交互连接线的内存单元362，用以编程内存单元362。在编程用于查找表(lut)210的内存单元490及用于可编程交互连接线的内存单元362之后，在操作时固定交互连接线还可用于信号传输或是电源/接地供应。非挥发性内存(nvm)的规格说明(1.1)用于第一种替代方案的第一种型式的非挥发性内存单元如图8a至图8c为本发明实施例第一种型式半导体芯片的结构剖面示意图，第一类型非挥发性内存(nvm)单元可以是一电阻式随机存取内存(resistiverandomaccessmemories,rram)，亦即为可编程电阻，如图8a所示，用于标准商业化fpgaic芯片200的一半导体芯片100，该半导体芯片100包括多个电阻式随机存取内存870，形成在其p型硅半导体基板2上的一rram层869中，且rram层869在半导体芯片100的第一交互连接线结构(firstinterconnectionscheme,fisc)20中且在保护层14下方，位于第一交互连接线结构(fisc)20中及位于rram层869与p型硅半导体基板2之间的交互连接线金属层6可耦接电阻式随机存取内存870至位于p型硅半导体基板2上的多个半导体元件4，位于第一交互连接线结构(fisc)20内且位于保护层14与rram层869之间的交互连接线金属层6可耦接电阻式随机存取内存870至半导体芯片100的外部电路，且其线距(linepitch)小于0.5微米，位于第一交互连接线结构(fisc)20内且位于rram层869上方的每一交互连接线金属层6的厚度例如大于第一交互连接线结构(fisc)20内且位于rram层869下方的每一交互连接线金属层6的厚度，对于p型硅半导体基板2、半导体元件4、交互连接线金属层6及保护层14的详细说明可参考图17的说明及图示。如图8a所示，每一电阻式随机存取内存870可具有(i)由镍层、铂金层、钛层、氮化钛层、氮化钽层、铜层或铝合金层所制成的一底部电极871，其厚度例如介于1nm至20nm之间；(ii)由铂层、氮化钛层、氮化钽层、铜层或铝合金层所制成的一顶部电极872，其厚度例如介于1nm至20nm之间；(iii)一电阻层873介于底部电极871与顶部电极872之间，其厚度例如介于1nm至20nm之间，其中电阻层873可由包括诸如一巨大磁阻(colossalmagnetoresistance,cmr)的材质、一聚合物材质、一导电桥接随机存取内存(conductive-bridgingrandom-access-memory,cbram)类型的材料、经掺杂的金属氧化物或是二元金属氧化物(binarymetaloxide)所组成的复合层，其中巨大磁阻材质例如是la1-xcaxmno3(0<x<1)、la1-xsrxmno3(0<x<1)或pr0.7ca0.3mno3，聚合物材质例如是聚(偏氟乙烯三氟乙烯)，亦即为p(vdf-trfe)，导电桥接随机存取内存类型的材质例如是ag-gese基底的材料、掺杂金属氧化物的材料，例如是掺杂nb的srzro3，而二元金属氧化物(binarymetaloxide)，例如是wox(0<x<1)、氧化镍(nio)、二氧化钛(tio2)或二氧化铪(hfo2)或是例如是包括钛的金属。例如，如图8a所示，电阻层873可包括一氧化物层在底部电极871上，其中取决于施加的电压可以形成导电丝(线)或路径于其中，此电阻层873的氧化物层可包括例如二氧化铪层(hfo2)或氧化钽(ta2o5)层，其厚度例如为5nm、10nm、15nm或介于1nm至30nm之间、介于3nm至20nm之间或介于5nm至15nm之间，此氧化物层可由原子层沉积(atomic-layer-deposition,ald)方法形成。电阻层873更包括一储氧层，位于其氧化物层上，用于捕获来自氧化物层的氧原子，此储氧层可包括钛金属或钽金属以捕捉来自氧化物层的氧原子，以形成氧化钛(tiox)或氧化钽(taox)，此储氧层的厚度例如为2nm、7nm或12nm或介于1nm至25nm之间、介于3nm至15nm之间或介于5nm至12nm之间，此储氧层可由原子层沉积(atomic-layer-deposition,ald)方法形成，顶部电极872形成在电阻层873的储氧层上。例如，如图8a所示，电阻层873可包括一厚度例如介于1nm至20nm之间的二氧化铪层在其底部电极871上、一厚度例如介于1nm至20nm之间的二氧化钛层在其二氧化铪层上、及一厚度例如介于1nm至20nm之间的钛层位于二氧化钛层上，而顶部电极872形成在电阻层873的钛层上。如图8a所示，每一电阻式随机存取内存870的底部电极871形成在如图17中较低的一交互连接线金属层6的较低的金属栓塞10的上表面上，及在如图17中较低的绝缘介电层12的上表面上，如图17中较高的绝缘介电层12可形成在电阻式随机存取内存870的顶部电极872上，及如图17中较高的一交互连接线金属层6具有较高的金属栓塞10形成在较高的绝缘介电层12内及在电阻式随机存取内存870的顶部电极872上。另外，如图8b所示，每一电阻式随机存取内存870的底部电极871形成在如图17中较低的一交互连接线金属层6的较低的金属接垫或连接线8的上表面上，如图17中较高的绝缘介电层12可形成在一电阻式随机存取内存870的顶部电极872上，以及如图17一高的交互连接线金属层6具有较高的金属栓塞10形成在较高的绝缘介电层12内及在电阻式随机存取内存870的顶部电极872上。另外，如图8c所示，每一电阻式随机存取内存870的底部电极871形成在如图17中较低的一交互连接线金属层6的较低的金属接垫或连接线8的上表面上，如图17中较高的交互连接线金属层6具有较高的金属接垫或连接线8形成在较高的绝缘介电层12内及在电阻式随机存取内存870的顶部电极872上。如图8d为本发明一实施例电阻式随机存取内存的各种状态的曲线图，其中，x轴表示电阻式随机存取内存的电压，而y轴表示电阻式随机存取内存的电流的对数值，如图8a至图8d所示，在重置或设置步骤之前，当电阻式随机存取内存870开始首次使用时，可对每一电阻式随机存取内存870执行形成步骤，以在其电阻层873内形成空穴，使电荷能够在底部电极871与顶部电极872之间以低电阻的方式移动，当每一电阻式随机存取内存870在执行形成步骤时，可向其顶部电极872施加介于0.25伏特至3.3伏特的一形成电压vf，及施加一接地参考电压至其底部电极871，通过其顶部电极872的正电荷的吸引力及在其底部电极871抵抗负电荷的排斥力，使得在其电阻层873的氧化物层(例如是二氧化铪层)中的氧原子或离子可向其电阻层873的储氧层(例如是)移动，而使电阻层873的储氧层反应成为一过渡氧化物(氧化钛)位于电阻层873的氧化物层与电阻层873的储氧层之间的界面处，其中氧原子或离子向电阻层873的储氧层移动之后，且在形成步骤之前，氧原子或离子在电阻层873的氧化物层所占据的位置变成空的(空位)，这些空位可在电阻层873的氧化物层中形成导电细丝或导电路径，所以使电阻式随机存取内存870形成为具有100至100,000欧姆之间的低电阻。如图8d所示，电阻式随机存取内存870在进行上述的形成步骤之后，可对电阻式随机存取内存870执行一重置步骤，当电阻式随机存取内存870在执行重置步骤时，可向其底部电极871施加介于0.25伏特至3.3伏特的一重置电压vre，及向顶部电极872施加一接地参考电压vss，使得氧原子或离子从位于电阻层873的氧化物层与电阻层873的储氧层之间界面处移动至电阻层873的氧化物层内而填满该些空位，使电阻层873的氧化物层内的空位大幅减少，导致在电阻层873的氧化物层中的导电细丝或导电路径减少，因此该电阻式随机存取内存870在重置步骤中被重置为具有介于1000欧姆(ohms)至100,000,000,000欧姆(ohms)之间的一高电阻，此高电阻大于低电阻，其中形成电压vf大于重置电压vre。如图8d所示，电阻式随机存取内存870经上述重置步骤而成为具有高电阻时，一电阻式随机存取内存870可执行一设定步骤，当电阻式随机存取内存870在执行设定步骤时，可向其顶部电极872施加介于0.25伏特至3.3伏特之间的一设定电压vse，及向其底部电极871施加一接地参考电压vss，通过其顶部电极872的正电荷的吸引力及在其底部电极871抵抗负电荷的排斥力，使得在其电阻层873的氧物层(例如是二氧化铪层)中的氧原子或离子可向其电阻层873的储氧层(例如是钛层)移动，而使电阻层873的储氧层反应成为一过渡氧化物(氧化钛)位于电阻层873的氧化物层与电阻层873的储氧层之间的界面处，其中氧原子或离子向电阻层873的储氧层移动之后，且在设定步骤之前，氧原子或离子在电阻层873的氧化物层所占据的位置变成空的(空位)，这些空位可在电阻层873的氧化物层中形成导电细丝或导电路径，电阻式随机存取内存870可在形成步骤中形成为介于100欧姆至100000欧姆之间的低电阻，其中形成电压vf大于设定电压vse。图8e揭示本发明实施例非挥发性内存阵列的电路示意图，如图8e所示，多个电阻式随机存取内存870在如图8a至图8c中rram层869中以阵列型式形成，多个开关888(例如是n型mos晶体管)排列成阵列，另外，可将每一开关888替换为p型mos晶体管。每一开关(n型mos晶体管)888用以形成二相对端点的通道，其中一端串联耦接至电阻式随机存取内存870的底部电极871及顶部电极872的其中之一，而另一端耦接至其中之一位线876，而该开关(n型mos晶体管)888的闸极端耦接至其中之一字符线875，每一参考线877可耦接至排列在一排(行)中每一电阻式随机存取内存870其它的底部电极871及顶部电极872，每一字符线875可耦接至排列成一排(行)中的开关(n型mos晶体管)888的闸极端，并通过每一条该字符线875使该些开关(n型mos晶体管)888相互耦接。每一位线876通过在一列中的其中之一开关(n型mos晶体管)888，一个接一个的耦接至在一列中的每一电阻式随机存取内存870的底部电极871及顶部电极872的其中之一。在另一可替换的例子中，每一开关(n型mos晶体管)888用以形成具有二相对端点的通道，其一端串联耦接至其中之一电阻式随机存取内存870的底部电极871及顶部电极872的其中之一，而另一端点耦接至其中之一参考线877，而开关(n型mos晶体管)888的闸极端耦接至其中之一字符线875，每一参考线877用以通过在一排(行)中的其中之一开关(n型mos晶体管)888耦接至在在一排(行)中每一电阻式随机存取内存870的底部电极871及顶部电极872的其中之一。请参阅图8e所示，当电阻式随机存取内存870在如上述图8d中重设步骤或设定步骤之前且开始第一次使用时，执行如图8d所述的形成步骤，每一电阻式随机存取内存870中的电阻层873形成空位，使电子能在低电阻的状态下在其底部电极871与顶部电极872之间移动。当每一电阻式随机存取内存870执行形成步骤后，(1)全部的位线876切换成(耦接至)第一激活电压vf-1，此第一激活电压vf-1是等于或大于形成电压vf，其中第一激活电压vf-1介于0.25伏特至3.3伏特之间；(2)全部的字符线875切换成(耦接至)第一激活电压vf-1以使每一n型mos晶体管888开启，使电阻式随机存取内存870的底部电极871及顶部电极872的其中之一耦接至其中之一位线876，或另一种替代方案，使电阻式随机存取内存870的底部电极871及顶部电极872的其中之一耦接至其中之一参考线877；及(3)全部的参考线877切换成(耦接至)接地参考电压vss。另外可替换的方案，当每一开关888为p型mos晶体管时，全部的字符线875切换成(耦接至)接地参考电压vss，以开启每一p型mos晶体管(开关)888，使电阻式随机存取内存870的底部电极871及顶部电极872的其中之一耦接至其中之一位线876，或另一种替代方案，使电阻式随机存取内存870的底部电极871及顶部电极872的其中之一耦接至其中之一参考线877。因此，当每一电阻式随机存取内存870执行形成步骤后，可施加第一激活电压vf-1在底部电极871及顶部电极872的其中之一上，及施加接地参考电压vss在其它的底部电极871及顶部电极872的其中之一上，以使每一电阻式随机存取内存870可形成介于100欧姆至100,000欧姆之间的一低电阻，以及使其逻辑值编程为”0”。接着，请参阅图8e所示，第一组的电阻式随机存取内存870一排(行)接着一排依序执行如图8d中的重设步骤，但另一第二组的电阻式随机存取内存870未执行重设步骤，其中(1)一排之中的电阻式随机存取内存870所相对应的每一字符线875，逐一被选择切换成(耦接至)一第一编程电压vpr-1以开启n型mos晶体管888，使该排中的每一电阻式随机存取内存870耦接至其中之一位线876，或是另一替代方案，使该排中全部的电阻式随机存取内存870耦接至同一条(其中之一)参考线877，其中其它排之中未被选择的电阻式随机存取内存870所对应的每一字符线875切换成(耦接至)接地参考电压vss，以关闭在该(其它)排中的n型mos晶体管888，使在该(其它)排中的电阻式随机存取内存870与任一位线876断开耦接(decouple)，或是另一替代方案，使在该(其它)排中的电阻式随机存取内存870与任一参考线877断开耦接(decouple)，其中第一编程电压vpr-1介于0.25伏特至3.3伏特之间且等于或大于电阻式随机存取内存870的重设电压vre；(2)参考线877可切换成(耦接至)第一编程电压vpr-1；(3)用在第一组且在该排中的其中之一电阻式随机存取内存870的第一组中的(每一条)位线876可切换成(耦接至)接地参考电压vss；及(4)用在第二组且在该排中的其中之一电阻式随机存取内存870的第二组中的(每一条)位线876可切换成(耦接至)第一编程电压vpr-1。另外，当每一开关888为p型mos晶体管时，该排之中的电阻式随机存取内存870所相对应的每一字符线875，逐一被选择切换成(耦接至)一接地参考电压vss并开启在该排中的p型mos晶体管888，使该排中的每一电阻式随机存取内存870耦接至其中之一位线876，或是另一替代方案，使该排中全部的电阻式随机存取内存870耦接至同一条(其中之一)参考线877，其中其它排之中未被选择的电阻式随机存取内存870所对应的字符线875切换成(耦接至)第一编程电压vpr-1，以关闭在该(其它)排中的p型mos晶体管888，使在该(其它)排中的电阻式随机存取内存870与任一位线876断开耦接(decouple)，或是另一替代方案，使在该(其它)排中的电阻式随机存取内存870与任一参考线877断开耦接(decouple)。因此在该排第一组中的电阻式随机存取内存870可在重设步骤中被重设成具有介于1000欧姆至100,000,000,000欧姆之间的一高电阻且其逻辑值被编程为”1”。在该排第二组中的电阻式随机存取内存870可保持在执行重设步骤之前状态。请参阅图8e所示，第二组的电阻式随机存取内存870一排(行)接着一排依序执行如图8d中的设定步骤，但另一第一组的电阻式随机存取内存870未执行设定步骤，其中(1)该排之中的电阻式随机存取内存870所相对应的每一字符线875，逐一被选择切换成(耦接至)一第二编程电压vpr-2以开启该排中的n型mos晶体管888，使该排中的每一电阻式随机存取内存870耦接至其中之一位线876，或是另一替代方案，使该排中全部的电阻式随机存取内存870耦接至同一条(其中之一)参考线877，其中其它排之中未被选择的电阻式随机存取内存870所对应的每一字符线875切换成(耦接至)接地参考电压vss，以关闭在该(其它)排中的n型mos晶体管888，使在该(其它)排中的电阻式随机存取内存870与任一位线876断开耦接(decouple)，或是另一替代方案，使在该(其它)排中的电阻式随机存取内存870与任一参考线877断开耦接(decouple)，其中第二编程电压vpr-2介于0.25伏特至3.3伏特之间且等于或大于电阻式随机存取内存870的设定电压vse；(2)参考线877可切换成(耦接至)接地参考电压vss；(3)用在该第一组且在该排中的其中之一电阻式随机存取内存870的第一组中的(每一条)位线876可切换成(耦接至)接地参考电压vss；及(4)用在该第二组且在该排中的其中之一电阻式随机存取内存870的第二组中的(每一条)位线876可切换成(耦接至)第二编程电压vpr-2。另外，当每一开关888为p型mos晶体管时，该排之中的电阻式随机存取内存870所相对应的每一字符线875，逐一被选择切换成(耦接至)一接地参考电压vss并开启在该排中的p型mos晶体管888，使该排中的每一电阻式随机存取内存870耦接至其中之一位线876，或是另一替代方案，使该排中全部的电阻式随机存取内存870耦接至同一条(其中之一)参考线877，其中其它排之中未被选择的电阻式随机存取内存870所对应的字符线875切换成(耦接至)第二编程电压vpr-2，以关闭在该(其它)排中的p型mos晶体管888，使在该(其它)排中的电阻式随机存取内存870与任一位线876断开耦接(decouple)，或是另一替代方案，使在该(其它)排中的电阻式随机存取内存870与任一参考线877断开耦接(decouple)。因此在该排第一组中的电阻式随机存取内存870可在设定步骤中被设定成具有介于100欧姆至100,000欧姆之间的一低电阻且其逻辑值被编程为”0”。在该排第二组中的电阻式随机存取内存870可保持在执行重设步骤之前状态。图8f为本发明实施例感应放大器(senseamplifier)的电路示意图，图8e及图8f在操作时，(1)每一位线876可切换成且耦接至如图8f中的其中之一感应放大器666的节点n31，及耦接至其中之一n型mos晶体管893的一源极端；(2)每一参考线877可切换成(耦接至)接地参考电压vss，及(3)在一排且相对应于电阻式随机存取内存870的每一字符线875逐一的被选择切换成(耦接至)电源供应电压vcc，以开启该排中的n型mos晶体管888，使在该排中的每一电阻式随机存取内存870耦接至其中之一位线876，或其它替代方案，或在该排中的全部的电阻式随机存取内存870耦接至相同一条(其中之一)参考线877，其中在其它排中未被选择的相对应于电阻式随机存取内存870的字符线875可切换成(耦接至)接地参考电压vss，以关闭在其它排中的n型mos晶体管888，使在其它排中的每一电阻式随机存取内存870与任一位线876断开耦接，或其它替代方案，或使在其它排中的电阻式随机存取内存870与任一参考线877断开耦接。此n型mos晶体管893的闸极端耦接至电源供应电压vcc及耦接至该n型mos晶体管893的一汲极端，另外，当每一开关888为p型mos晶体管时，该排之中的电阻式随机存取内存870所相对应的每一字符线875，逐一被选择切换成(耦接至)一接地参考电压vss并开启在该排中的p型mos晶体管888，使该排中的每一电阻式随机存取内存870耦接至其中之一位线876，或是另一替代方案，使该排中全部的电阻式随机存取内存870耦接至同一条(其中之一)参考线877，其中其它排之中未被选择的电阻式随机存取内存870所对应的字符线875切换成(耦接至)电源供应电压vcc，以关闭在该(其它)排中的p型mos晶体管888，使在该(其它)排中的电阻式随机存取内存870与任一位线876断开耦接(decouple)，或是另一替代方案，使在该(其它)排中的电阻式随机存取内存870与任一参考线877断开耦接(decouple)。因此每一感应放大器666可将位于其中之一位线876(亦即是在图8f中节点n31上的电压)上的电压与位于一参考线(亦即是在图8f上节点n32上的电压)上的一比较电压相互比较而产生一比较数据，然后根据该比较数据由其中之一电阻式随机存取内存870产生一”输出”耦接至其中之一位线876，举例而言，当位于节点n31的电压经由感应放大器比较后，小于位于节点n32的比较电压时，且在此情况下感应放大器666所耦接至其中之一电阻式随机存取内存870具有一低电阻，每一感应放大器666可产生逻辑值”1”的输出。当位于节点n31的电压经由感应放大器比较后，大于位于节点n32的比较电压时，且在此情况下感应放大器666所耦接至其中之一电阻式随机存取内存870具有一高电阻，每一感应放大器666可产生逻辑值”0”的输出。图8g为本发明实施例中一参考电压产生电路的电路示意图，如图8a至图8g所示，此参考电压产生电路890包括二对相互串联连接的电阻式随机存取内存870-1及870-2，其中该二对电阻式随机存取内存870-1及870-2并联设置并相互连接，在每一对电阻式随机存取内存870-1及870-2中，电阻式随机存取内存870-1的顶部电极872耦接至电阻式随机存取内存870-2的顶部电极872及耦接至节点n33，以及电阻式随机存取内存870-1的底部电极871耦接至节点n34，参考电压产生电路890更包括一n型mos晶体管891，此n型mos晶体管891的源极端(在操作时)耦接至该二对中电阻式随机存取内存870-1的底部电极871及耦接至节点n34，参考电压产生电路890更包括一n型mos晶体管892，此n型mos晶体管892的闸极端经由参考线耦接至n型mos晶体管892的汲极端、耦接至电源供应电压vcc及耦接至如图8f中感应放大器666的节点n32，在该二对中的电阻式随机存取内存870-2的底部电极871耦至节点n35。如图8a至图8g所示，当该二对电阻式随机存取内存870-1及870-2在执行如图8d中的形成步骤时：(1)节点可切换成(耦接至)接地参考电压vss；(2)节点n33可切换成(耦接至)第一激活电压vf-1；(3)节点n35可切换成(耦接至)接地参考电压vss；(4)节点n32可切换成(耦接至)该二对电阻式随机存取内存870-1及870-2的底部电极871，因此，该二对电阻式随机存取内存870-1及870-2可形成具有低电阻。如图8a至图8g所示，该二对电阻式随机存取内存870-1及870-2在执行形成步骤后，该二对电阻式随机存取内存870-1及870-2可执行重设步骤。当该二对二对电阻式随机存取内存870-1及870-2开始执行重设步骤重设时，(1)节点n34可切换成(耦接至)第一编程电压vpr-1；(2)节点n33可切换成(耦接至)接地参考电压vss；(3)节点n35可切换成(耦接至)第一编程电压vpr-1；(4)节点n32不切换(不耦接)至该二对电阻式随机存取内存870-1的底部电极871，因此，该二对电阻式随机存取内存870-1及870-2可重设为具有高电阻。如图8a至图8g所示，在该二对电阻式随机存取内存870-1及870-2在重设步骤重设之后，可对该二对电阻式随机存取内存870-1及870-2执行如图8d中的设定步骤，当该二对电阻式随机存取内存870-1及870-2在设定步骤设定时，(1)节点n34可切换成(耦接至)第二编程电压vpr-2；(2)节点n33可切换成(耦接至)第二编程电压vpr-2；(3)节点n35可切换成(耦接至)接地参考电压vss；及(4)节点n32不切换成(不耦接至)该二对电阻式随机存取内存870-1的底部电极871，因此该二对电阻式随机存取内存870-2可被设定成具有低电阻，因此在该二对电阻式随机存取内存870-2例如可被编程为具有100欧姆至100,000欧姆之间的低电阻，及该二对电阻式随机存取内存870-1例如可被编程为具有1,000欧姆至100,000,000,000欧姆之间的高电阻(大于低电阻)。如图8a至图8g所示，在该二对电阻式随机存取内存870-2被编程为具有低电阻及该二对电阻式随机存取内存870-1被编程为具有高电阻，在操作时，(1)节点n33、n34及n35可切换成浮空状态；(2)节点n32可切换成(耦接至)该二对电阻式随机存取内存870-1的底部电极871；及(3)该二对电阻式随机存取内存870-2的底部电极871可切换成(耦接至)接地参考电压vss，因此，如图8f中感应放大器666的参考线(亦即是n32)处于一比较电压下，此比较电压为在被编程为低电阻且被其中之一字符线875所选择的电阻式随机存取内存870耦接的节点n31所处的电压与被编程为高电阻且被其中之一字符线875所选择的电阻式随机存取内存870耦接的节点n31所处的电压之间。(1.2)用于第二种替代方案的第一种型式的非挥发性内存单元图9a为本发明实施例另一非挥发性内存阵列的电路示意图，图9a中的电路可参考图8a至图8g中的电路，但二者的差异处在于设置在图8e的阵列中的多个开关888可被替换为数选择器889而分别串联耦接至电阻式随机存取内存870，以及图8e中的参考线877用以作为字符线901。如图9a所示，在执行形成步骤、设定步骤或重设步骤及在执行操作时，多个电阻式随机存取内存870经由选择器889被选择，可根据所述每个选择器889的二个相对端子之间的电压偏置来控制每个选择器889的导通或不导通。对于每一该选择器889，当较低的偏压施加到该选择器889二个相对的端子时，其具有较高的电阻；当较高的偏压施加到该选择器889二个相对的端子时，其具有较低的电阻，另外，选择器889的电阻可以根据施加到其二个相对端子的偏压而非线性变化。图9b为本发明实施例中选择器的结构剖面示意图，如图9b所示，每一选择器889由具有一金属-绝缘层-金层(metal-insulator-metal(mim))结构所形成的一电流隧道元件，每一选择器可包括：(1)一顶部电极902位于其二相对端点的一处，此顶部电极902例如是一镍层、一铂层或一钛层；(2)一底部电极903位于其二相对端点的另一处，此底部电极903例如是一铂层；(3)一隧穿氧化层904位于其顶部电极902与底部电极903之间，此隧穿氧化层904具有厚度介于5nm至20nm之间的氧化钛层(tio2)、氧化铝层(al2o3)或二氧化铪层(hfo2)，其中此隧穿氧化层904可经由原子层沉积(atomic-layer-deposition(ald))制程形成。图9c及图9d为本发明实施例堆栈一选择器的选择性电阻式随机存取内存结构剖面示意图，在图9a及图9c的例子中，每一选择器889被堆栈在其中之一电阻式随机存取内存870上，以及每一选择器的底部电极903及其中之一电阻式随机存取内存870的顶部电极可由一单一金属层905形成/做成，例如由厚度介于1nm至20nm的铂金层所形成，其中每一选择器889可经由其顶部电极902耦接至该位线876，及其中之一电阻式随机存取内存870可经由其底部电极871耦接至该字符线901。在图9d中的另一例子中，每一电阻式随机存取内存870可堆栈在其中之一选择器889上，及每一电阻式随机存取内存870的底部电极871及其中之一选择器889的顶部电极902可由单一金属层906形成/做成，例如由厚度介于1nm至20nm的镍层、铂金层或钛层所形成，其中每一电阻式随机存取内存870可经由其顶部电极872耦接至该位线876，及其中之一选择器889可经由其底部电极903耦接至该字符线901。如图9a至图9d所示，每一选择器可以为双极隧道mim元件(bipolartunnelingmimdevice)，对于双极隧道mim元件，当一正向偏压施加在其二端点上且增加1伏持时，经一前进方向(forwarddirection)一电流流过此双极隧道mim元件可增加105倍或大于105倍、或增加104倍或大于104倍、或增加103倍或大于103倍或增加102倍或大于102倍，当一负向偏压施加在其二端点上且增加1伏特时，经一向后方向(backwarddirection)一电流流过此双极隧道mim元件可增加105倍或大于105倍、或增加104倍或大于104倍、或增加103倍或大于103倍或增加102倍或大于102倍，其中向后方向与前进方向相反。用以导通此双极隧道mim元件，以允许在前进方向上的电流的正向临界电压(positivethreshold-voltage)的偏置电压范围介于0.3伏特至2.5伏特之间、介于0.5伏特至2伏特之间或介于0.5伏特至1.5伏特之间。用以导通此双极隧道mim元件，以允许在向后方向上的电流的负向临界电压(negativethreshold-voltage)的偏置电压范围介于0.3伏特至2.5伏特之间、介于0.5伏特至2伏特之间或介于0.5伏特至1.5伏特之间。另外，如图9a所示，每一选择器可以由二个单极隧道mim元件(未绘示)所组成，此二个单极隧道mim元件并联耦接，二个单极隧道mim元件分别具有二相对应的端点串联耦接至其中之一电阻式随机存取内存870，对于二个单极隧道mim元件，当一正向偏压分别施加在二个单极隧道mim元件的二端点上且增加1伏特时，经一前进方向(forwarddirection)一电流流过其中之一个单极隧道mim元件可增加105倍或大于105倍、或增加104倍或大于104倍、或增加103倍或大于103倍或增加102倍或大于102倍，当一负向偏压分别施加在二个单极隧道mim元件的二端点上且增加1伏特时，经一向后方向(backwarddirection)一电流流过其中之一单极隧道mim元件可增加105倍或大于105倍、或增加104倍或大于104倍、或增加103倍或大于103倍或增加102倍或大于102倍，其中向后方向与前进方向相反。用以导通其中之一单极隧道mim元件，以允许在前进方向上的电流的正向临界电压(positivethreshold-voltage)及关闭导通另一单极隧道mim元件的偏置电压范围介于0.3伏特至2.5伏特之间、介于0.5伏特至2伏特之间或介于0.5伏特至1.5伏特之间。用以导通其中之一单极隧道mim元件，以允许在向后方向上的电流的负向临界电压(negativethreshold-voltage)及关闭导通另一单极隧道mim元件的偏置电压范围介于0.3伏特至2.5伏特之间、介于0.5伏特至2伏特之间或介于0.5伏特至1.5伏特之间。如图9a至图9d所示，当电阻式随机存取内存870在执行如图8d中重设步骤或设定步骤之前第一次开始使用时，对每一电阻式随机存取内存870执行如图8d中的形成步骤，以形成空位于其储氧层873内，用以使电荷在低电阻状态下在其底部电极871及顶部电极872之间移动，当每一电阻式随机存取内存870在形成时，(1)全部的位线876切换成(耦接至)一第二激活电压vf-2，此第二激活电压vf-2大于或等于该电阻式随机存取内存870的形成电压vf加上选择器889的正向临界偏置电压，其中第二激活电压vf-2介于0.25伏特至3.3伏特之间，及(2)全部的字符线901切换成(耦接至)接地参考电压vss。因此，对于图9c中所提供具有堆栈结构的电阻式随机存取内存，第二激活电压vf-2施加在每一选择器889的顶部电极902及施加一接地参考电压在每一电阻式随机存取内存870的底部电极871，以使每一选择器889可导通并使每一电阻式随机存取内存870及耦接至其中之一位线876，及对每一电阻式随机存取内存870执行如图8d的形成步骤可形成具有介于100欧姆至100,000欧姆之间的一低电阻，亦即是逻辑值为”0”。对于图9d中所提供具有堆栈结构的电阻式随机存取内存，第二激活电压vf-2施加在每一电阻式随机存取内存870的顶部电极872及施加一接地参考电压在每一选择器889的底部电极903，以使每一选择器889可导通并使每一电阻式随机存取内存870及耦接至其中之一字符线901，及对每一电阻式随机存取内存870执行如图8d的形成步骤可形成具有介于100欧姆至100,000欧姆之间的一低电阻，亦即是逻辑值为”0”。举例而言，图9e为本发明实施例中选择性电阻式随机存取内存在形成步骤时的电路示意图，如图9e所示，选择性电阻式随机存取内存包括在第一排(y＝y1)中的第一个及第二个及在第二排(y＝y2)中的第三个及第四个，位于对应地址坐标(x1,y1)的第一选择性电阻式随机存取内存包括如图9c或图9d中所示的堆栈的一第一电阻式随机存取内存870a及一第一选择器889a，位于对应地址坐标(x2,y1)的第二选择性电阻式随机存取内存包括如图9c或图9d中所示的堆栈的一第二电阻式随机存取内存870b及一第二选择器889b，位于对应地址坐标(x1,y2)的第三选择性电阻式随机存取内存包括如图9c或图9d中所示的堆栈的一第三电阻式随机存取内存870c及一第三选择器889c，位于对应地址坐标(x2,y2)的第四选择性电阻式随机存取内存包括如图9c或图9d中所示的堆栈的一第四电阻式随机存取内存870d及一第四选择器889d。如图9e所示，如果第一至第四阻式随机存取内存(rram)870a-870d执行上述形成步骤时，形成具有低电阻(亦即是逻辑值为”0”)，则(1)第一字符线901a所对应的第一rram870a及第二rram870b及第二字符线901b所对应的第三rram870c及第四rram870d切换成(耦接至)接地参考电压vss，及(2)用于第一rram870a及第三rram870c的一第一位线876a，及用于第二rram870b及第四rram870d的一第二位线876b可切换成(耦接至)第二激活电压vf-2。接着，如图9a至图9d所示，第一组的电阻式随机存取内存870一排(行)接着一排依序执行如图8d中的重设步骤，但另一第二组的电阻式随机存取内存870未执行重设步骤，其中(1)一排之中的电阻式随机存取内存870所相对应的每一字符线901，逐一被选择切换成(耦接至)一第三编程电压vpr-3，此第三编程电压vpr-3大于或等于电阻式随机存取内存870的重设电压vre加上选择器889的负向临界偏置电压，其中第三编程电压vpr-3介于0.25伏特至3.3伏特之间，而在其它排中相对应的电阻式随机存取内存870且未被选择的字符线901则切换成(耦接至)接地参考电压vss；(2)在该排的第一组用在其中之一电阻式随机存取内存870的第一组中的位线876切换成(耦接至)接地参考电压；及(3)在该排的第二组用在其中之一电阻式随机存取内存870的第二组中的位线876切换成(耦接至)介于第三编程电压vpr-3的三分之一与三分之二之间的一电压，例如是一半的第三编程电压vpr-3。因此对于具有如图9c中堆栈结构且在该排的第一组中的选择性电阻式随机存取内存，可施加一接地参考电压vss在该排第一组中每一选择器889的顶部电极902上及施加一第三编程电压vpr-3在该排第一组每一电阻式随机存取内存870的底部电极871，以使该排第一组的每一选择器889可导通并使该排第一组中每一电阻式随机存取内存870及耦接至其中之一位线876，且对该排第一组中的每一电阻式随机存取内存870执行如图8d中的重设步骤，使其重设成具有介于1,000欧姆至100,000,000,000欧姆之间的高电阻(大于低电阻)，因此将逻辑值编程成”1”；对于图9c中所提供具有堆栈结构且在该排第二组选择性电阻式随机存取内存，可施加第三编程电压vpr-3的三分之一与三分之二之间的一电压(例如是一半的第三编程电压vpr-3)在该排第二组每一选择器889的顶部电极902上及可施加第三编程电压vpr-3在该排第二组的每一电阻式随机存取内存870的底部电极871，可使在该排第二组的每一选择器889关闭导通，而断开任一位线867与该排第二组中的每一电阻式随机存取内存870之间的耦接，该排第二组中的每一电阻式随机存取内存870可保持在重设步骤之前的状态，流过该排第一组的每一选择器889的电流大于流过该排第二组的每一选择器889的电流等于或大于5、4、3或2个数量级。对于图9d中所提供具有堆栈结构且在该排第一组选择性电阻式随机存取内存，可施加接地参考电压vss该排第一组中的电阻式随机存取内存870的顶部电极872上及可施加第三编程电压vpr-3在该排第一组的每一电阻式随机存取内存870的底部电极903，使该排第一组的每一选择器889(开启)导通，并使该排第一组中的每一电阻式随机存取内存870耦接至其中之一字符线901，及可对该排第一组中的每一电阻式随机存取内存870执行如图8d中的重设步骤并在重设步骤中将其重设成具有1,000欧姆至100,000,000,000欧姆之间的一高电阻，且其逻辑值编程为”1”；对于图9d中所提供具有堆栈结构且在该排第二组选择性电阻式随机存取内存，可施加介于第三编程电压vpr-3的三分之一与三分之二之间的一电压(例如是一半的第三编程电压vpr-3)在该排第二组中的每一电阻式随机存取内存870的顶部电极872，及可施加第三编程电压vpr-3在该排第二组中的每一选择器889的底部电极903上，以使在该排第二组中的每一选择器889关闭导通，而使任一字符线901与该排第二组中的每一电阻式随机存取内存870断开耦接，而在该排第二组中的电阻式随机存取内存870可保持之前的状态，流过该排第一组的每一选择器889的电流大于流过该排第二组的每一选择器889的电流等于或大于5、4、3或2个数量级。举例而言，图9f为本发明实施例中选择性电阻式随机存取内存执行重设步骤时的电路示意图，如图9f所示，假如第一rram870a执行上述重设步骤时，将其重设为高电阻(hr)状态，亦即是将逻辑值编程为”1”，而第二rram870b、第三rram870c、第四rram870d则保持在之前的状态，其中(1)相对应于第一rram870a及第二rram870b的第一字符线901a被选择切换成(耦接至)第三编程电压vpr-3；(2)用于第一rram870a的第一位线876a切换成(耦接至)接地参考电压vss；(3)用于第二rram870b的第二位线876b切换成(耦接至)介于第三编程电压vpr-3的三分之一与三分之二之间的一电压(例如是一半的第三编程电压vpr-3)；(4)相对应第三rram870c及第四rram870d的字符线901b没有被选择，但切换成(耦接至)接地参考电压vss。如图9a至图9d所示，第二组的电阻式随机存取内存870一排(行)接着一排依序执行如图8d中的设定步骤，但另一第一组的电阻式随机存取内存870未执行重设步骤，其中(1)该排之中的电阻式随机存取内存870所相对应的每一字符线901，逐一被选择切换成(耦接至)接地参考电压vss，其中在其它排中相对应于电阻式随机存取内存870且未被选择的字符线901则切换成(耦接至)介于第四编程电压vpr-4的三分的一与三分的二之间的一电压，例如是一半的第四编程电压vpr-4，其中第四编程电压vpr-4大于或等于电阻式随机存取内存870的设定电压vse加上选择器889的正向临界偏置电压，其中第四编程电压vpr-4介于0.25伏特至3.3伏特之间，及(2)在该排的第一组用在其中之一电阻式随机存取内存870的第一组中的位线876切换成(耦接至)接地参考电压vss；及(3)在该排的第二组用在其中之一电阻式随机存取内存870的第二组中的位线876切换成(耦接至)第四编程电压vpr-4。因此，对于具有如图9c中堆栈结构且在该排的第二组中的选择性电阻式随机存取内存，可施加第四编程电压vpr-4在该排第二组中每一选择器889的顶部电极902上及施加一接地参考电压vss在该排第二组每一电阻式随机存取内存870的底部电极871，以使该排第二组的每一选择器889可导通并使该排第二组中每一电阻式随机存取内存870及耦接至其中之一位线876，且对该排第二组中的每一电阻式随机存取内存870执行如图8d中的设定步骤，使其设定成具有介于100欧姆至100,000欧姆之间的低电阻，因此将逻辑值编程成”0”；对于图9c中所提供具有堆栈结构且在该排第一组选择性电阻式随机存取内存，可施加接地参考电压vss在该排第一组中每一选择器889的顶部电极902上及可施加接地参考电压vss在该排第一组的每一电阻式随机存取内存870的底部电极871，可使在该排第一组的每一选择器889关闭导通，而断开任一位线867与该排第一组中的每一电阻式随机存取内存870之间的耦接，该排第一组中的每一电阻式随机存取内存870可保持在重设步骤之前的状态，流过该排第二组的每一选择器889的电流大于流过该排第一组的每一选择器889的电流等于或大于5、4、3或2个数量级。对于图9d中所提供具有堆栈结构且在该排第二组选择性电阻式随机存取内存，可施加第四编程电压vpr-4，在该排第二组中的电阻式随机存取内存870的顶部电极872上及可施加接地参考电压vss在该排第二组的每一选择器889的底部电极903，使该排第二组的每一选择器889(开启)导通，并使该排第二组中的每一电阻式随机存取内存870耦接至其中之一字符线901，及可对该排第二组中的每一电阻式随机存取内存870执行如图8d中的设定步骤并在设定步骤中将其重设成具有100欧姆至100,000欧姆之间的一低电阻，且其逻辑值编程为”0”；对于图9d中所提供具有堆栈结构且在该排第一组选择性电阻式随机存取内存，可施加接地参考电压vss在该排第一组中的电阻式随机存取内存870的顶部电极872上及可施加接地参考电压vss在该排第一组的每一选择器889的底部电极903，以使在该排第一组中的每一选择器889关闭导通，而使任一字符线901与该排第一组中的每一电阻式随机存取内存870断开耦接，而在该排第一组中的电阻式随机存取内存870可保持之前的状态，流过该排第二组的每一选择器889的电流大于流过该排第一组的每一选择器889的电流等于或大于5、4、3或2个数量级。举例而言，图9g为本发明实施例中选择性电阻式随机存取内存执行设定步骤时的电路示意图，如图9g所示，假如第二rram870b执行上述设定步骤时，将其设定为低电阻(lr)状态，亦即是将逻辑值编程为”0”，而第一rram870a、第三rram870c、第四rram870d则保持在之前的状态，其中(1)相对应于第一rram870a及第二rram870b的第一字符线901a被选择切换成(耦接至)接地参考电压vss；(2)用于第二rram870b的第二位线876b切换成(耦接至)第四编程电压vpr-4；(3)用于第一rram870a的第一位线876a切换成(耦接至)接地参考电压vss；(4)相对应第三rram870c及第四rram870d的字符线901b切换成(耦接至)介于第四编程电压vpr-4的三分之一与三分之二之间的一电压(例如是一半的第四编程电压vpr-4)。图9a至图9d在操作时，(1)每一位线876可切换成且耦接至如图8f中的其中之一感应放大器666的节点n31，及耦接至其中之一n型mos晶体管893的一源极端；(2)相对应于该排的电阻式随机存取内存870的字符线901逐一的被选择切换成(耦接至)接地参考电压vss以使该排的选择器889导通，并使该排中的每一电阻式随机存取内存870耦接至其中之一位线876；对于图9c中具有堆栈结构的选择性电阻式随机存取内存或对于图9d中具有堆栈结构的选择性电阻式随机存取内存耦接至该排中全部的电阻式随机存取内存870至同一条字符线901，其中对于图9c中选择性电阻式随机存取内存结构，在其它排中未被选择的相对应于电阻式随机存取内存870的字符线901可切换成浮空状态(floating)以关闭在其它排的选择器889，使在其它排中的每一电阻式随机存取内存870与任一位线876断开耦接，或是对于图9d中选择性电阻式随机存取内存结构，其它排中的每一电阻式随机存取内存870与任一字符线901断开耦接。因此每一感应放大器666可将位于其中之一位线876(亦即是在图8f中节点n31上的电压)上的电压与位于一参考线(亦即是在图8f上节点n32上的电压)上的一比较电压相互比较而产生一比较数据，然后根据该比较数据由其中之一电阻式随机存取内存870产生一”输出”耦接至其中之一位线876，举例而言，当位于节点n31的电压经由感应放大器比较后，小于位于节点n32的比较电压时，且在此情况下感应放大器666所耦接至其中之一电阻式随机存取内存870具有一低电阻，每一感应放大器666可产生逻辑值”1”的输出。当位于节点n31的电压经由每一感应放大器比较后，大于位于节点n32的比较电压时，且在此情况下每一感应放大器666所耦接至其中之一电阻式随机存取内存870具有一高电阻，每一感应放大器666可产生逻辑值”0”的输出。举例而言，图9h为本发明实施例选择性电阻式随机存取内存在操作时的电路示意图，如图9h所示，假如第一rrams870a及第二rrams870b在操作时被读取时，而第三rrams870c及第四rrams870d没有被读取时，(1)对应于第一rrams870a及第二rrams870b的第一字符线901a被选择切换成(耦接至)接地参考电压vss；(2)用于第一rrams870a及第二rrams870b的第一位线876a及第二位线876b分别切换成(耦接至)感应放大器666；及(3)相对应于第三rrams870c及第四rrams870d的第二字符线901b未被选择且切换成浮空状态(floating)。图9i为本发明实施例参考电压产生电路的电路示意图，如图9a至图9c及图9e至图9i所示，参考电压产生电路894包括如图9c中二对相互串联连接且由电阻式随机存取内存870-1与选择器889-1所组合的第一组合物及如图9c中二对相互串联连接且由电阻式随机存取内存870-2与选择器889-2所组合的第二组合物，其中该二对第一组合物及第二组合物并联设置并相互连接，在每一对第一组合物及第二组合物中，选择器889-1的顶部电极902耦接至选择器889-1的顶部电极902及耦接至节点n33，以及电阻式随机存取内存870-1的底部电极871耦接至节点n34，参考电压产生电路894包括一n型mos晶体管892，此n型mos晶体管892的闸极端耦接至n型mos晶体管892的汲极端、耦接至电源供应电压vcc及耦接至如图8f中感应放大器666的节点n32，在该二对中的电阻式随机存取内存870-2的底部电极871耦至节点n35。如图9a至图9c及图9e至图9i所示，当该二对电阻式随机存取内存870-1及870-2在执行如图8d中的形成步骤时：(1)节点可切换成(耦接至)接地参考电压vss；(2)节点n33可切换成(耦接至)第二激活电压vf-2；(3)节点n35可切换成(耦接至)接地参考电压vss；(4)节点n32可切换成(耦接至)该二对电阻式随机存取内存870-1及870-2的底部电极871，因此，该二对电阻式随机存取内存870-1及870-2可形成具有低电阻。如图9a至图9c及图9e至图9i所示，该二对电阻式随机存取内存870-1及870-2在执行形成步骤后，该二对电阻式随机存取内存870-1及870-2可执行重设步骤。当该二对二对电阻式随机存取内存870-1及870-2开始执行重设步骤重设时，(1)节点n34可切换成(耦接至)第三编程电压vpr-3；(2)节点n33可切换成(耦接至)接地参考电压vss；(3)节点n35可切换成(耦接至)第三编程电压vpr-13；(4)节点n32不切换(不耦接)至该二对电阻式随机存取内存870-1的底部电极871，因此，该二对电阻式随机存取内存870-1及870-2可重设为具有高电阻。如图9a至图9c及图9e至图9i所示，在该二对电阻式随机存取内存870-1及870-2在重设步骤重设之后，可对该二对电阻式随机存取内存870-1及870-2执行如图8d中的设定步骤，当该二对电阻式随机存取内存870-1及870-2在设定步骤设定时，(1)节点n34可切换成(耦接至)第四编程电压vpr-4；(2)节点n33可切换成(耦接至)第四编程电压vpr-4；(3)节点n35可切换成(耦接至)接地参考电压vss；及(4)节点n32不切换成(不耦接至)该二对电阻式随机存取内存870-1的底部电极871，因此该二对电阻式随机存取内存870-2可被设定成具有低电阻，因此在该二对电阻式随机存取内存870-2例如可被编程为具有100欧姆至100,000欧姆之间的低电阻，及该二对电阻式随机存取内存870-1例如可被编程为具有1,000欧姆至100,000,000,000欧姆之间的高电阻(大于低电阻)。如图9a至图9c及图9e至图9i所示，在该二对电阻式随机存取内存870-2被编程为具有低电阻及该二对电阻式随机存取内存870-1被编程为具有高电阻，在操作时，(1)节点n33、n34及n35可切换成浮空状态；(2)节点n32可切换成(耦接至)该二对电阻式随机存取内存870-1的底部电极871；及(3)该二对电阻式随机存取内存870-1的底部电极871可切换成(耦接至)接地参考电压vss，因此，如图8f中感应放大器666的参考线(亦即是n32)处于一比较电压下，此比较电压在被编程为低电阻且被其中之一字符线901所选择的电阻式随机存取内存870耦接的节点n31所处的电压与被编程为高电阻且被其中之一字符线901所选择的电阻式随机存取内存870耦接的节点n31所处的电压之间。(1.3)用于第三种替代方案的第一种型式的非挥发性内存单元图10a为本发明实施例另一非挥发性内存阵列的电路示意图，图10a所示的电路可参考图9a中的电路，但二者之间的差异在于图9a中的选择器889及电阻式随机存取内存879可被自我选择式电阻式随机存取内存(self-select(ss)resistiverandomaccessmemory(rram)cells)907取代，亦即是非挥发性内存单元。图10b为本发明实施例的自我选择式电阻式随机存取内存剖面示意图，如图10a及图10b所示，自我选择式电阻式随机存取内存单元907可包括：(1)一底部电极908，例如为厚度介于20nm至200nm之间、介于50nm至150nm之间或介于80nm至120nm之间的一镍层，其中此镍层由溅镀制程所形成；(2)一氧化物层909在该底部电极908上，例如为厚度大于5nm、10nm或15nm的二氧化铪(hfo2)，或是厚度介于1nm至30nm之间、介于3nm至20nm之间或介于5nm至15nm之间的二氧化铪(hfo2)，其中此二氧化铪(hfo2)可由原子层沉积(ald)制程或通过使用铪作为靶并使用氧气和/或氩气作为气流的反应磁控管直流(dc)溅镀制程所形成；(3)一绝缘物层910，例如为厚度大于40nm、60nm或80nm的二氧化钛层、或是厚度介于20nm至100nm之间、介于40nm至80nm之间或介于50nm至70nm之间的二氧化钛层，其中此绝缘物层910可由原子层沉积(ald)制程或通过使用铪作为靶并使用氧气和/或氩气作为气流的反应磁控管直流(dc)溅镀制程所形成；(4)一顶部电极911形成在，例如为厚度介于20nm至200nm之间、介于50nm至150nm之间或介于80nm至120nm之间的一镍层，其中此镍层由溅镀制程所形成。在氧物层909中形成氧原子空位或氧原子空位导电细丝或路径，此绝缘物层910具有比氧化物层909更低(更正电子(morepositive))的传导能带能量，使得能量障碍可形成在绝缘层910与氧化物层909之间的界面处，每一自我选择式电阻式随机存取内存单元907可经由顶部电极911耦接至其中之一位线876及经由底部电极908耦接至其中之一字符线901。图10c为本发明实施例自我选择式电阻式随机存取内存单元907在一设定步骤中用于将ssrram907设定至一低电阻(lr)状态的一能带图(banddiagram)，亦即是逻辑值为”0”，如图10b至图10c所示，在设定步骤中，顶部电极911偏置在接地参考电压vss而底部电极908则偏置在设定电压vset。因此，在氧化物层中的氧原子空位可移动至并积聚在绝缘层910与氧化物层909之间的界面处。图10d为本发明实施例ssrram单元907在一重设步骤中用于将ssrram907重设至一高电阻(hr)状态的一能带图(banddiagram)，亦即是逻辑值为”1”，如图10b至图10d所示，在重设步骤中，顶部电极911偏置在重设电压vrset而底部电极908则偏置在接地参考电压vss。因此，在氧化物层中的氧原子空位可移动至并积聚在氧化物层909与底部电极908之间的界面处。图10e及图10f为ssrram分别具有低电阻及高电阻的一能带图，本发明实施例中，当操作时ssrram选择用于读取，在操作步骤中，顶部电极911偏置在一电源供应电压而底部电极908偏置在接地参考电压vss，根据图10e中的能带图所示，电子可从底部电极908流至顶部电极911通过：(i)隧穿经过氧化物层909，接着(ii)流过绝缘物层910。因此ssrram909操作为lr状态，亦即是逻辑值为”0”。根据图10f所示的能带图，由于相对小的能量带弯曲，使电子不能隧穿通过氧化物层909，因此在氧化物层909中引起相对弱的电场。因此，ssrram单元907操作为hr状态，亦即是逻辑值为”1”。更详细的说明，如图10a所示，对一排一排的第一组自我选择式电阻式随机存取内存单元907依序执行一设定步骤(但没有对第二组自我选择式电阻式随机存取内存执行)，该些自我选择式电阻式随机存取内存在执行设定步骤时，(1)在一排中对应于自我选择式电阻式随机存取内存单元907的每一字符线901被逐一的选择依序的切换成(耦接至)介于2伏特至10伏特之间、介于4伏特至8伏特之间、介于6伏特至8伏特之间或等于8伏特、等于7伏特或等于6伏特的一设定电压vset，其中那些没有被选择的字符线901可切换成耦接至在其它排中的自我选择式电阻式随机存取内存单元907及耦接至接地参考电压vss，(2)用于该排的第一组中其中之一自我选择式电阻式随机存取内存单元907的位线876(在第一组中)切换成(或耦接至)接地参考电压vss，及(3)用于该排的第二组中其中之一自我选择式电阻式随机存取内存单元907的位线876(在第二组中)切换成(或耦接至)介于三分之一至三分二的设定电压vset，例如为一半的设定电压vset，因此，如图10a至图10c所示，对于该排中第一组的其中之一自我选择式电阻式随机存取记忆体单元907，在其氧化物层909中的多个氧原子空位可移动至并积聚在其氧化物层909与其绝缘物层910之间的界面处，所以在该排第一组中的每一自我选择式电阻式随机存取内存单元907可在设定步骤中设定成介于100欧姆至100,000欧姆之间的一低电阻及将逻辑值编程为”0”。举例而言，图10g为本发明实施例ssrram在设定步骤中的电路示意图，如图10g所示，该自我选择式电阻式随机存取内存单元907包括第一个自我选择式电阻式随机存取内存单元907a及第二个自我选择式电阻式随机存取内存单元907b排列在第一排(y＝y1)及第三个自我选择式电阻式随机存取内存单元907c及第四个自我选择式电阻式随机存取内存单元907d排列在第二排(y＝y2)，其对应位置为自我选择式电阻式随机存取内存单元907a对应于(x1,y1)，自我选择式电阻式随机存取内存单元907b对应于(x2,y1)，自我选择式电阻式随机存取内存单元907c对应于(x1,y2)，自我选择式电阻式随机存取内存单元907d对应于(x2,y2)。如图10g所示，假如第一ssrram单元907a执行上述设定步骤设定成低电阻(lr)状态时，亦即是将逻辑值编程为”0”，第二ssrram单元907b、第三ssrram单元907c及第四ssrram单元907c保持在之前的逻辑状态，(1)对应于第一ssrram单元907a及第二ssrram单元907b的第一字符线901a被选择切换至(或耦接至)设定电压vset，此设定电压vset例如是介于2伏特至10伏特之间、介于4伏特至8伏特之间或介于6伏特至8伏特之间、或等于8伏特、等于7伏特或等于6伏特；(2)用于第一ssrram单元907a的第一位线876a切换成(或耦接至)接地参考电压vss；(3)用于第二ssrram907b的第二位线876b切换成(或耦接至)介于三分之一至三分之二之间的设定电压vset，例如是一半的设定电压vset，及(4)对应于第三ssrram单元907c及第四ssrram单元907b未被选择的字符线901b，则切换成(耦接至)接地参考电压vss。如图10a所示，对一排一排的第二组自我选择式电阻式随机存取内存单元907依序执行一重设步骤(但没有对第一组自我选择式电阻式随机存取内存执行)，该些自我选择式电阻式随机存取内存在执行重设步骤时，(1)在该排中对应于自我选择式电阻式随机存取内存单元907的每一字符线901被逐一的选择依序的切换成(耦接至)接地参考电压vss，其中那些没有被选择的字符线901可切换成耦接至在其它排中的自我选择式电阻式随机存取内存单元907及耦接至介于三分之一至三分二的重设电压vrset，例如为一半的重设电压vrset，其中重设电压vrset介于2伏特至8伏特之间、介于4伏特至8伏特之间、介于4伏特至6伏特之间或等于6伏特、等于5伏特或等于4伏特；(2)用于该排的第二组中其中之一自我选择式电阻式随机存取内存单元907的位线876(在第二组中)切换成(或耦接至)重设电压vrset，及(3)用于该排的第一组中其中之一自我选择式电阻式随机存取内存单元907的位线876(在第一组中)切换成(或耦接至)接地参考电压vss，因此，如图10a、图10b及图10d中，在该排第二组中的其中之一自我选择式电阻式随机存取内存单元907的氧化物层909中的多个氧原子空位可移动至并积聚在其氧化物层909与其底部电极908之间的界面处，所以在该排第二组中的每一自我选择式电阻式随机存取内存单元907可在重设步骤中重设成介于1,000欧姆至100,000,000,000欧姆之间的一高电阻(大于低电阻)并将逻辑值编程为”1”。例如，图10h为本发明实施例ssrram在重设步骤中的电路示意图，如图10h示，假如第二ssrram单元907b执行上述重设步骤，重设为高电阻时，亦即是将逻辑值编程为”1”，而第一ssrram单元907a、第三ssrram单元907c、第四ssrram单元907d保持在之前的状态，(1)对应于第一ssrram单元907a及第二ssrram单元907b被选择的第一字符线901a切换成(耦接至)接地参考电压vss；(2)用于第二ssrram单元907b的第二位线876b切换成(耦接至)介于2伏特至8伏特之间、介于4伏特至8伏特之间或介于4伏特至6伏特之间或等于6伏特、等于5伏特或等于4伏特的重设电压vrset；(3)用于第一ssrram单元907a的第一位线876a切换成(耦接至)接地参考电压vss；(4)对应于第三ssrram单元907c及第四ssrram单元907d且未被选择的第二字符线901b切换成(耦接至)电压介于三分之一至三分二的重设电压vrset，例如为一半的重设电压vrset。在操作时，如图10a、图10b、图10e及图10f所示，(1)每一位线876可切换成(或耦接至)如图8f中的其中之一感应放大器666的节点n31及耦接至其中之一n型mos晶体管893的源极端；(2)对应于一排中自我选择式电阻式随机存取内存单元907的每一字符线901可逐一被选择切换成(耦接至)接地参考电压vss，以允许一隧穿电流(tunnelingcurrent)通过该排中的自我选择式电阻式随机存取内存单元907，其中对应于在其它排中未被选择的字符线901可切换成浮空状态(floating)，以防止隧穿电流通过该其它排中的自我选择式电阻式随机存取内存单元907，因此每一感应放大器可将其中之一位线876的电压(亦即是图8f中节点n31所处的电压)与位于参考在线的参考电压(亦即是图8f中节点n32所处的电压)比较而产生一比较数据，然后耦接至其中之一位线876的其中之一自我选择式电阻式随机存取内存单元907依据该比较数据产生一输出”out”。举例而言，当位于节点n31的电压经由每一感应放大器666比较后小于位于节点n32的参考电压时，每一感应放大器666可产生输出”out”(其逻辑值为”1”)，其中每一放大器666的耦接至具有低电阻的其中之一自我选择式电阻式随机存取内存单元907。当位于节点n31的电压经由每一感应放大器666比较后大于位于节点n32的参考电压时，每一感应放大器666可产生输出”out”(其逻辑值为”0”)，其中每一放大器666的耦接至具有高电阻的其中之一自我选择式电阻式随机存取内存单元907。例如，图10i为本发明实施例中ssrrams在操作时的电路示意图，如图10i所示，假如第一ssrram单元907a及第二ssrram单元907b在执行操作步骤被读取时，而第三ssrram单元907c及第四ssrram单元907d未被读取，(1)对应于第一ssrram单元907a及第二ssrram单元907b的第一字符线901a被选择切换成(或耦接至)接地参考电压vss；(2)对应于第一ssrram单元907a及第二ssrram单元907b的第一位线876a及第二位线876b分别被切换成(或耦接至)感应放大器666；及(3)对应于第三ssrram单元907c及第四ssrram单元907d的第二字符线901b未被选择，则切换成浮空状态。图10j为本发明实施例中参考电压产生电路的电路示意图，如图10a至图10j所示，一参考电压产生电路899包括二对相互串联连接的ssrram单元907-1及907-2，在每一该对ssrram单元907-1及907-2中，此ssrram907-1的顶部电极911耦接至ssrram907-2的顶部电极911及耦接至节点n36，该ssrram907-1的底部电极908耦接至节点n37，该参考电压产生电路899可包括一n型mos晶体管892，此n型mos晶体管892的闸极端耦接至n型mos晶体管892的汲极端及电源供应电压vcc，此n型mos晶体管892的源极端经由参考线耦接至如图8f中的感测放大电路的节点n32，在该二对ssrram单元907-2中的底部电极908耦接至节点n38。如图10a至图10j所示，对该对中的ssrram单元907-1执行重设步骤，当该对中的ssrram单元907-1在重设步骤重设时，(1)节点n37被切换成(或耦接至)接地参考电压vss；(2)节点n36可切换成(或耦接至)重设电压vrset；(3)节点n38可切换成(或耦接至)重设电压vrset；(4)节点n32不切换成耦接至该对中的ssrram单元907-1的底部电极908，因此，该对中的ssrram单元907-1可重设成具有高电阻。如图10a至图10j所示，在该对中的ssrram单元907-1执行重设步骤后，可对该对中的ssrram单元907-2执行设定步骤，当ssrram单元907-2执行设定步骤进行设定时，(1)节点n37被切换成(或耦接至)接地参考电压vss；(2)节点n36可切换成(或耦接至)接地参考电压vss；(3)节点n38可切换成(或耦接至)设定电压vset；(4)节点n32不切换成耦接至该对中的ssrram单元907-1的底部电极908，因此，该对中的ssrram单元907-2可设定成具有低电阻。所以该对中的ssrram单元907-2例如可被编程为具有介于100欧姆至100,000欧姆之间的低电阻，而该对中的ssrram单元907-1例如可被编程为具有介于1,000欧姆至100,000,000,000之间的高电阻(大于低电阻)。如图10a至图10j所示，该对中的ssrram单元907-2被编程具有低电阻及ssrram单元907-1被编程具有高电阻后，在操作时，(1)节点n36、节点n37及节点n38可切换成(或耦接至)浮空状态；(2)节点n32可切换成(或耦接至)该对中的ssrram单元907-1的底部电极908；(3)该对中的ssrram单元907-2的底部电极908可切换成(或耦接至)接地参考电压vss。因此在图8f中的感应放大器666的参考线(亦即是节点n32)所处的参考电压介于耦接至己编程具有低电阻且被其中之一字符线901所选择的其中之一ssrram单元907的节点n31所处的电压与耦接至己编程具有高电阻且被其中之一字符线901所选择的其中之一ssrram单元907的节点n31所处的电压之间。(2)第二型非挥发性内存单元图11a至图11c为本发明实施例用于半导体芯片的(第一种替代方案)第二型非挥发性内存单元，第二型非挥发性内存单元为磁阻随机存取内存(magnetoresistiverandomaccessmemories(mram))，亦即是可编程电阻，如图11a所示，例如用于fpgaic芯片200的一半导体芯片100包括位于半导体基板2上方且形成在mram层879中多个磁阻式随机存取内存880，其中此mram层879位于半导体芯片100的第一交互连接层(fisc)20与保护层14之间，在fisc20内的多个交互金属连接层6及位于mram层879与在半导体晶基板2之间的交互连接金属层6可耦接磁阻式随机存取内存880至在半导体晶基板2上的多个半导体元件4，在fisc20中的多个交互连接金属层6及位于mram层879与保护层14之间的多个交互连接金属层6可耦接磁阻式随机存取内存880至半导体芯片之外的外部电路且此交互连接金属层6的线距小于0.5微米，在fisc20内的交互连接金属层6及位于mram层879上方的交互连接金属层6的厚度大于在mram层879下方且位于fisc20中的交互连接金属层6的厚度，半导体基板2、半导体元件4、交互连接金属层6、fisc20及保护层14的详细说明可参考图17中的说明。如图11a所示，每一磁阻式随机存取内存880具有由氮化钛、铜或铝合金所制成的一底部电极881、具有由氮化钛、铜或铝合金所制成的一顶部电极882及厚度介于1nm至35nm之间的一磁阻层883位于底部电极871与顶部电极872之间，此底部电极881的厚度介1nm至20nm之间，此顶部电极882的厚度介1nm至20nm之间，对于第一种替代方案，磁阻层883可由下列组成：(1)一反铁磁(antiferromagnetic(af))层884位于底部电极881上，亦即是锁定层(pinninglayer)，其反铁磁层884的材质例如是铬、铁-锰合金(fe-mnalloy)、氧化镍(nio)、硫化铁(fes)或co/[copt]4且其厚度介于1nm至10nm之间；(2)一锁定磁性层885位于该反铁磁层上，其材质例如是铁钴硼(fecob)合金或co2fe6b2且其厚度介于1nm至10nm之间、介于0.5nm至3.5nm之间或介于1nm至3nm之间；(3)一隧穿氧化物层886(亦即是隧穿阻障层(tunnelingbarrierlayer))位于该锁定磁性层885上，其材质例如是氧化镁(mgo)且其厚度介于0.5nm至5nm之间、介于0.3nm至2.5nm之间或介于0.5nm至1.5nm之间；及(4)自由磁性层887位于隧穿氧化物层886上，其材质例如是铁钴硼(fecob)合金或co2fe6b2且其厚度介于0.5nm至3.5nm之间或介于1nm至3nm之间。顶部电极882形成在磁阻层883的自由磁性层887上，其中锁定磁性层885与自由磁性层887可具有相同的材质。如图11a所示，每一磁阻式随机存取内存880的底部电极881形成在如图17中其中之一低的交互连接金属层6的其中之一低的金属栓塞10的一上表面上及形成在其中之一低的绝缘介电层12的上表面上，如图17中的其中之一高的绝缘介电层12形成在其中之一磁阻式随机存取内存880的顶部电极882上，以及如图17中其中之一高的交互连接金属层6的每一高的金属栓塞10形成在其中之一高的绝缘介电层12内及形成在其中之一磁阻式随机存取内存880的顶部电极882上。另外，如图11b所示，每一磁阻式随机存取内存880的底部电极881形成在如图17中其中之一低的交互连接金属层6的其中之一低的金属接垫8的一上表面上，如图17中的其中之一高的绝缘介电层12形成在其中之一磁阻式随机存取内存880的顶部电极882上，以及如图17中其中之一高的交互连接金属层6的每一高的金属栓塞10形成在其中之一高的绝缘介电层12内及形成在其中之一磁阻式随机存取内存880的顶部电极882上。另外，如图11c所示，每一磁阻式随机存取内存880的底部电极881形成在如图17中其中之一低的交互连接金属层6的其中之一低的金属接垫8的一上表面上，如图17中的其中之一高的交互连接金属层6的每一高的金属接垫8形成在其中之一高的绝缘介电层12内及形成在其中之一磁阻式随机存取内存880的顶部电极882上。另外，图11d为本发明实施例用于半导体芯片的第二种型式磁阻式随机存取内存880结构剖面示意图，在图11d中的半导体芯片结构类似于图11a中的半导体芯片结构，除了磁阻层883的组成不同之外。如图11d所示，此磁阻层883由位于底部电极881上的自由磁性层887、位于该自由磁性层887上的隧穿氧化物层886、位于隧穿氧化物层886上的锁定磁性层885及位于锁定磁性层885上的反铁磁层884所构成，而顶部电极882形成在该反铁磁层884上，其中自由磁性层887、隧穿氧化物层886、锁定磁性层885及反铁磁层884的材质及厚度可参考上述第一种替代方案中的说明，第二型替代方案的该磁阻式随机存取内存880的底部电极881形成在如图17中低的其中之一交互连接金属层6的其中之一低的金属栓塞10的上表面上，及形成在如图17中低的绝缘介电层12的上表面上。如图17中其中之一高的绝缘介电层12可形成在其中之一磁阻式随机存取内存880的顶部电极882上，如图17中其中之一高的交互连接金属层6中每一高的金属栓塞10形成在其中之一高的绝缘介电层12内。另外，在图11d中用于第二种替代方案的磁阻式随机存取内存880位于图11b中一低的金属接垫8及一高的金属栓塞之间，如图11b至图11d所示，用于第二替代方案的每一磁阻式随机存取内存880的底部电极881形成在如图17中低的其中之一交互连接金属层6的其中之一低的金属接垫8的上表面上，如图17中高的其中之一绝缘介电层12可形成在其中之一磁阻式随机存取内存880的顶部电极882上，以及如图17中高的其中之一高的交互连接金属层6的每一高的金属栓塞10形成在其中之一高的绝缘介电层12内及形成在其中之一磁阻式随机存取内存880的顶部电极882上。另外，对于第二种替代方案，在图11d中的磁阻式随机存取内存880可提供在低的金属接垫8与如图11c中所示的高的金属接垫8之间，如图11c及图11d所示，对于第二种替代方案，每一磁阻式随机存取内存880的底部电极881形成在如图17中的一低的交互连接线金属层6的一低的金属接垫或连接线8的一上表面上，对于第二种替代方案，如图17中的一高的交互连接金属层6的每一高的金属栓塞10形成在其中之一高的绝缘介电层12内及在其中之一磁阻式随机存取内存880的顶部电极882上。如图11a至图11d所示，锁定磁性层885具有多个场域(domains)，每一场域在一方向上具有一磁性区域，锁定磁性层885的每一场域会被反铁磁层884固定(锁定)，也就是被固定的场域几乎不被通过锁定磁性层885的电流所引起的自旋转移矩(spin-transfertorque)影响，自由磁性层887具有多个场域，每一场域在一方向上具有一磁性区域，自由磁性层887的场域可轻易的被通过自由磁性层887的电流引起的自旋转移矩而改变。如图11a至图11c所示，在第一种替代方案的磁阻式随机存取内存880在进行设定步骤时，可施加介于0.25伏特至3.3伏特的一电压vmse至其顶部电极882，及施加接地参考电压vss至其底部电极881上，此时电子可通过其隧穿氧化物层886从锁定磁性层885流向其自由磁性层887，使其自由磁性层887的每一场域中的磁性区域的方向可被设定与其锁定磁性层885的每一场域被由电流所引起自旋转移矩影响的磁性区域的方向相同，因此一磁阻式随机存取内存880可在设定步骤中被设定成具有介于10欧姆至100,000,000,000欧姆之间的低电阻，在第一替代方案的一磁阻式随机存取内存880在进行重置步骤时，可施加介于0.25伏特至3.3伏特的重置电压vmre至其底部电极881，及施加接地参考电压vss至其顶部电极882上，此时电子可通过其隧穿氧化物层886从自由磁性层887流向其锁定磁性层885，使其自由磁性层887的每一场域中的磁性区域的方向被重置成与其锁定磁性层885的每一场域中的磁性区域的方向相反，因此一磁阻式随机存取内存880可在重置步骤中被重置成具有介于15欧姆至500,000,000,000欧姆之间的高电阻(大于低电阻)。如图11d所示，在第二种替代方案的磁阻式随机存取内存880在进行设定步骤时，可施加介于0.25伏特至3.3伏特的设定电压vmse至其底部电极881，及施加接地参考电压vss至其顶部电极882上，此时电子可通过其隧穿氧化物层886从锁定磁性层885流向其自由磁性层887，使其自由磁性层887的每一场域中的磁性区域的方向可被设定与其锁定磁性层885的每一场域被由电流所引起自旋转移矩影响的磁性区域的方向相同，因此一磁阻式随机存取内存880可在设定步骤中被设定成具有介于10欧姆至100,000,000,000欧姆之间的低电阻，在第二替代方案的一磁阻式随机存取内存880在进行重置步骤时，可施加介于0.25伏特至3.3伏特的重置电压vmre至其顶部电极882，及施加接地参考电压vss至其顶部电极882上，此时电子可通过其隧穿氧化物层886从自由磁性层887流向其锁定磁性层885，使其自由磁性层887的每一场域中的磁性区域的方向被重置成与其锁定磁性层885的每一场域中的磁性区域的方向相反，因此一磁阻式随机存取内存880可在重置步骤中被重置成具有介于15欧姆至500,000,000,000欧姆之间的高电阻。图11e为本发明实施例非挥发性内存阵列电路示意图，如图11e所示，多个磁阻式随机存取内存880形成在如图11a至图11d的mram层879内，多个开关888(亦即是n型mos晶体管)设置排列在阵列的中，或者，每一开关也可以是p型mos晶体管。用于第一种替代方案的第二型非挥性内存如图11a至图11c及图11e所示，每一n型mos晶体管888用以作为一通道(具有相对的二端点)，此通道的一端串联耦接至用于第一替代方案中其中之一磁阻式随机存取内存880的顶部电极882，而此通道的另一端耦接至其中之一位线876，而此n型mos晶体管888的闸极端耦接至其中之一字符线875，每一参考线877可耦接至排列在一排中且用于第一种替代方案中磁阻式随机存取内存880的底部电极881，每一字符线875可耦接至在一排中n型mos晶体管888(或p型mos晶体管)的闸极端，并且该n型mos晶体管888(或p型mos晶体管)通过每一该字符线875相互并联耦接。每一位线876通过在一列中的其中之一n型mos晶体管888(或p型mos晶体管)逐一依序耦接至在一列中用于第一种替代方案的每一磁阻式随机存取内存880的的顶部电极882。另一替代的例子，每一n型mos晶体管888用以作为一通道(具有相对的二端点)，此通道的一端串联耦接至用于第一替代方案中其中之一磁阻式随机存取内存880的底部电极881及顶部电极882，另一端耦接至其中之一参考线877，而此n型mos晶体管888的闸极端耦接至其中之一字符线875，每一参考线877可通过在一排中的n型晶体管888耦接至排列在一排中且用于第一种替代方案中磁阻式随机存取内存880的底部电极881及顶部电极882。如图11e所示，在图11a至图11c中用于第一种替代方案的磁阻式随机存取内存880进行编程时，首先对所有的磁阻式随机存取内存880执行一重设步骤，其中包括：(1)所有位线876可切换成(或耦接至)接地参考电压vss；(2)全部的字符线875切换成(或耦接至)介于0.25伏特至3.3伏特之间的编程电压vpr以导通(开启)每一n型mos晶体管888，使其中之一磁阻式随机存取内存880的顶部电极872耦接至其中之一位线876，此编程电压vpr大于或等于磁阻式随机存取内存880的重设电压vmre；以及(3)全部的参考线877可切换成(或耦接至)介于0.25伏特至3.3伏特之间的编程电压vpr，其中此编程电压vpr大于或等于磁阻式随机存取内存880的重设电压vmre。或者，当每一开关888为p型mos晶体管时，所有的字符线875可切换成(或耦接至)接地参考电压vss以导通(开启)每一p型mos晶体管888，使其中之一磁阻式随机存取内存880的顶部电极872耦接至其中之一位线876。因此，一电流可从每一磁阻式随机存取内存880的顶部电极882流通至磁阻式随机存取内存880的底部电极881，以设定每一磁阻式随机存取内存880的自由磁性层887的每一场域的磁性方向与每一该磁阻式随机存取内存880的锁定磁性层885的每一场域的磁性方向相反，所以，每一该磁阻式随机存取内存880在重设步骤中可重设成具有介于15欧姆至500,000,000,000欧姆之间的高电阻，且其逻辑值编程为”1”。接着如图11e所示，如图11a至图11c中用于第一种替代方案的第一组磁阻式随机存取内存880执行一设定步骤，但如图11a至图11c中用于第一种替代方案的第二组磁阻式随机存取内存880未执行设定步骤，包括：(1)对应于排列在一排中的磁阻式随机存取内存880的每一字符线875被逐一选择依序切换成(或耦接至)编程电压vpr以导通(开启)在一排中的n型mos晶体管888，使该排中的每一磁阻式随机存取内存880耦接至其中之一位线876，或是例如使在该排中的所有磁阻式随机存取内存880耦接至同一条参考线877，其中对应于其它排中的磁阻式随机存取内存880的那些没有被选择的字符线875切换成(或耦接至)接地参考电压vss，以关闭在其它排中的n型mos晶体管888，使其它排中的每一磁阻式随机存取内存880与任一位线876断开耦接，或是例如，使其它排中的每一磁阻式随机存取内存880与任一参考线877断开耦接，其中编程电压vpr介于0.25伏特至3.3伏特之间并且等于或大于磁阻式随机存取内存880的设定电压vmse；(2)参考线877可切换成(或耦接至)接地参考电压vss；(3)用于该排中第一组其中之一磁阻式随机存取内存880的每一位线876(在第一组中)可切换成(或耦接至)介于0.25伏特至3.3伏特之间的编程电压vpr，其中此编程电压vpr等于或大于磁阻式随机存取内存880的设定电压vmse；以及(4)该排中第二组其中之一磁阻式随机存取内存880的每一位线876(在第二组中)可切换成(或耦接至)接地参考电压vss，或者，当每一开关888为一p型mos晶体管时，对应于该排中磁阻式随机存取内存880的每一字符线875可逐一依序切换成(或耦接至)接地参考电压vss以导通(开启)该排中的p型mos晶体管888，使在该排中的每一磁阻式随机存取内存880耦接至其中之一位线876，或是例如，使在该排中的每一磁阻式随机存取内存880耦接至其中之一参考线877，其中对应于在其它排中的磁阻式随机存取内存880没有被选择的字符线875可切换成(或耦接至)编程电压vpr，以关闭在其它排中的p型mos晶体管888，使在其它排中的每一磁阻式随机存取内存880与任一位线876断开耦接，或是例如，使在其它排中的每一磁阻式随机存取内存880与任一参考线877断开耦接，其中编程电压vpr介于0.25伏特至3.3伏特之间且等于或大于磁阻式随机存取内存880的设定电压vmse。因此，一电流可从在该排中第一组每一磁阻式随机存取内存880的底部电极881流通至该排中第一组磁阻式随机存取内存880的顶部电极882，以设定每一磁阻式随机存取内存880的自由磁性层887的每一场域的磁性方向与该排第一组中每一该磁阻式随机存取内存880的锁定磁性层885的每一场域的磁性方向相同，所以，第一组中每一该磁阻式随机存取内存880在设定步骤中可设定成具有介于10欧姆至100,000,000,000欧姆之间的低电阻，且其逻辑值编程为”0”。如图8f及图11e所示，磁阻式随机存取内存880在操作时：(1)每一位线876切换成耦接至如图8f中感应放大器666的节点n31及耦接至n型mos晶体管896的源极端；(2)每一参考线877可切换成(或耦接至)接地参考电压vss；及(3)应对于一排中磁阻式随机存取内存880的每一字符线875被逐一依序被选择切换成(或耦接至)电源供应电压vcc以导通(开启)一排中n型mos晶体管888，使在该排的每一磁阻式随机存取内存880耦接至其中之一位线876，或是例如，使在该排中全部磁阻式随机存取内存880耦接至同一参考线877，其中在其它排中对应于磁阻式随机存取内存880没有被选择的那些字符线875可切换成(或耦接至)接地参考电压vss以关闭在其它排中的n型mos晶体管888，使在其它排的每一磁阻式随机存取内存880与任一位线876断开耦接，或是例如，使在其它排的每一磁阻式随机存取内存880与任一参考线877断开耦接，该n型mos晶体管896的闸极端耦接至电压vg及其汲极端耦接至电源供应电压vcc，该n型mos晶体管896可作为一电流来源。磁阻式随机存取内存880在操作时，电压vg可施加在n型mos晶体管896的闸极端以控制通过n型mos晶体管896的电流处于一基本恒定的电平(substantiallyconstantlevel)，或者，当每一开关888为一p型mos晶体管时，对应于该排中磁阻式随机存取内存880的每一字符线875可逐一依序切换成(或耦接至)接地参考电压vss以导通(开启)该排中的p型mos晶体管888，使在该排中的每一磁阻式随机存取内存880耦接至其中之一位线876，或是例如，使在该排中的每一磁阻式随机存取内存880耦接至其中之一参考线877，其中对应于在其它排中的磁阻式随机存取内存880没有被选择的字符线875可切换成(或耦接至)电源供应电压vcc，以关闭在其它排中的p型mos晶体管888，使在其它排中的每一磁阻式随机存取内存880与任一位线876断开耦接。因此每一感应放大器666可比较其中之一位线876所处的电压(亦即是图8f中节点n31的电压)与一参考线877所处的电压(亦即是图8f中节点n32的电压)而产生一比较数据，然后经由其中之一开关888耦接至其中之一位线876的其中之一磁阻式随机存取内存880依据该比较数据产生一输出”out”。举例而言，当位于节点n31的电压经由每一感应放大器666比较后小于位于节点n32的电压时，每一感应放大器666可产生输出”out”(其逻辑值为”1”)，其中每一放大器666的耦接至具有低电阻的其中之一磁阻式随机存取内存880。当位于节点n31的电压经由每一感应放大器666比较后大于位于节点n32的电压时，每一感应放大器666可产生输出”out”(其逻辑值为”0”)，其中每一放大器666的耦接至具有高电阻的其中之一磁阻式随机存取内存880。图11f为本发明实施例中一参考电压产生电路的电路示意图，如图11a至图11c、图11e及图11f所示，此参考电压产生电路895包括二对相互串联连接的磁阻式随机存取内存880-1及880-2，其中该二对用于第一替代方案的磁阻式随机存取内存880-1及880-2并联设置并相互连接，在每一对用于第一替代方案的磁阻式随机存取内存880-1及880-2中，用于第一替代方案的磁阻式随机存取内存880-1的顶部电极882耦接至用于第一替代方案磁阻式随机存取内存880-2的顶部电极882及耦接至节点n39，以及用于第一替代方案磁阻式随机存取内存880-1的底部电极881耦接至节点n40，参考电压产生电路895更包括一n型mos晶体管891，此n型mos晶体管891的源极端(在操作时)耦接至用于第一种替代方案的该二对中磁阻式随机存取内存880-1的底部电极881及耦接至节点n40，参考电压产生电路895更包括一n型mos晶体管892，此n型mos晶体管892的闸极端经由参考线耦接至n型mos晶体管892的汲极端、耦接至电源供应电压vcc，及其源极端耦接至如图8f中感应放大器666的节点n32，在该二对用于第一种替代方案的磁阻式随机存取内存880-2的底部电极881耦至节点n41。如图11a至图11c、图11e及图11f所示，对该二对用于第一种替代方案的磁阻式随机存取内存880-1执行重设步骤，当该二对磁阻式随机存取内存880-1执行重设步骤时，(1)节点n40可切换成(耦接至)编程电压vpr；(2)节点n39可切换成(耦接至)接地参考电压vss；(3)节点n41可切换成(耦接至)接地参考电压vss；及(4)节点n32不切换(不耦接)至该二对用于第一替代方案的磁阻式随机存取内存880-1的底部电极881，因此，该二对用于第一种替代方案的磁阻式随机存取内存880-1可重设为具有高电阻。如图11a至图11c、图11e及图11f所示，在该二对用于第一种替代方案的磁阻式随机存取内存880-2在重设步骤重设之后，可对该二对用于第一种替代方案的磁阻式随机存取内存880-2执行设定步骤，当执行设定步骤设定时，(1)节点n40可切换成(耦接至)编程电压vpr；(2)节点n39可切换成(耦接至)编程电压vpr；(3)节点n41可切换成(耦接至)接地参考电压vss；及(4)节点n32不切换成(不耦接至)该二对用于第一种替代方案的磁阻式随机存取内存880-1的底部电极881，因此该二对用于第一种替代方案的磁阻式随机存取内存880-2可被设定成具有低电阻，因此在该二对用于第一种替代方案的磁阻式随机存取内存880-2例如可被编程为具有10欧姆至100,000,000,000欧姆之间的低电阻，及该二对用于第一种替代方案的磁阻式随机存取内存880-1例如可被编程为具有15欧姆至500,000,000,000欧姆之间的高电阻(大于低电阻)。如图11a至图11c、图11e及图11f所示，在该二对用于第一种替代方案的磁阻式随机存取内存880-2被编程为具有低电阻及该二对用于第一种替代方案的磁阻式随机存取内存880-1被编程为具有高电阻，在操作时，(1)节点n39、n40及n41可切换成浮空状态；(2)节点n32可切换成(耦接至)该二对用于第一种替代方案的磁阻式随机存取内存880-1的底部电极881；及(3)该二对用于第一种替代方案的磁阻式随机存取内存880-2的底部电极881可切换成(耦接至)接地参考电压vss，因此，如图8f中感应放大器666的参考线(亦即是n32)处于一比较电压下，此比较电压在被编程为低电阻且被其中之一字符线875所选择的用于第一种替代方案的磁阻式随机存取内存880耦接的节点n31所处的电压与被编程为高电阻且被其中之一字符线875所选择的用于第一种替代方案的磁阻式随机存取内存880耦接的节点n31所处的电压之间。用于第一种替代方案的第二型非挥性内存如图11d至图11e所示，每一n型mos晶体管888用以作为一通道(具有相对的二端点)，此通道的一端串联耦接至用于第二替代方案中其中之一磁阻式随机存取内存880的顶部电极882，而此通道的另一端耦接至其中之一位线876，而此n型mos晶体管888的闸极端耦接至其中之一字符线875，每一参考线877可耦接至排列在一排中且用于第二种替代方案中磁阻式随机存取内存880的底部电极881，每一字符线875可耦接至在一排中n型mos晶体管888(或p型mos晶体管)的闸极端，并且该n型mos晶体管888(或p型mos晶体管)通过每一该字符线875相互并联耦接。每一位线876通过在一列中的其中之一n型mos晶体管888(或p型mos晶体管)逐一依序耦接至在一列中用于第二种替代方案的每一磁阻式随机存取内存880的的顶部电极882。另一替代的例子，每一n型mos晶体管888用以作为一通道(具有相对的二端点)，此通道的一端串联耦接至用于第二替代方案中其中之一磁阻式随机存取内存880的底部电极881及顶部电极882，另一端耦接至其中之一参考线877，而此n型mos晶体管888的闸极端耦接至其中之一字符线875，每一参考线877可通过在一排中的n型晶体管888耦接至排列在一排中且用于第二种替代方案中磁阻式随机存取内存880的底部电极881及顶部电极882。如图11e所示，在图11d中用于第二种替代方案的磁阻式随机存取内存880进行编程时，首先对所有的磁阻式随机存取内存880执行一重设步骤，其中包括：(1)所有位线876可切换成(或耦接至)编程电压vpr，此编程电压vpr介于0.25伏特至3.3伏特之间且等于或大于磁阻式随机存取内存880的设定电压vmre；(2)全部的字符线875切换成(或耦接至)介于0.25伏特至3.3伏特之间的编程电压vpr以导通(开启)每一n型mos晶体管888，使其中之一磁阻式随机存取内存880的顶部电极872耦接至其中之一位线876，此编程电压vpr大于或等于磁阻式随机存取内存880的设定电压vmre；(3)全部的参考线877可切换成(或耦接至)接地参考电压vss。或者，当每一开关888为p型mos晶体管时，所有的字符线875可切换成(或耦接至)接地参考电压vss以导通(开启)每一p型mos晶体管888，使其中之一磁阻式随机存取内存880的顶部电极872耦接至其中之一位线876。因此，一电流可从每一磁阻式随机存取内存880的底部电极881流通至磁阻式随机存取内存880的顶部电极882，以设定每一磁阻式随机存取内存880的自由磁性层887的每一场域的磁性方向与每一该磁阻式随机存取内存880的锁定磁性层885的每一场域的磁性方向相反，所以，每一该磁阻式随机存取内存880在重设步骤中可重设成具有介于15欧姆至500,000,000,000欧姆之间的高电阻，且其逻辑值编程为”1”。接着如图11e所示，如图11a至图11c中用于第二种替代方案的第一组磁阻式随机存取内存880执行一设定步骤，但如图11d中用于第二种替代方案的第二组磁阻式随机存取内存880未执行设定步骤，包括：(1)对应于排列在一排中的磁阻式随机存取内存880的每一字符线875被逐一选择依序切换成(或耦接至)编程电压vpr以导通(开启)在一排中的n型mos晶体管888，使该排中的每一磁阻式随机存取内存880耦接至其中之一位线876，或是例如使在该排中的所有磁阻式随机存取内存880耦接至同一条参考线877，其中对应于其它排中的磁阻式随机存取内存880的那些没有被选择的字符线875切换成(或耦接至)接地参考电压vss，以关闭在其它排中的n型mos晶体管888，使其它排中的每一磁阻式随机存取内存880与任一位线876断开耦接，或是例如，使其它排中的每一磁阻式随机存取内存880与任一参考线877断开耦接，其中编程电压vpr介于0.25伏特至3.3伏特之间并且等于或大于磁阻式随机存取内存880的重设电压vmse；(2)参考线877可切换成(或耦接至)介于0.25伏特至3.3伏特之间的编程电压vpr，其中此编程电压vpr等于或大于磁阻式随机存取内存880的重设电压vmse；(3)用于该排中第一组其中之一磁阻式随机存取内存880的每一位线876(在第一组中)可切换成(或耦接至)接地参考电压vss；以及(4)该排中第二组其中之一磁阻式随机存取内存880的每一位线876(在第二组中)可切换成(或耦接至)介于0.25伏特至3.3伏特之间的编程电压vpr，其中此编程电压vpr等于或大于磁阻式随机存取内存880的重设电压vmse。或者，当每一开关888为一p型mos晶体管时，对应于该排中磁阻式随机存取内存880的每一字符线875可逐一依序切换成(或耦接至)接地参考电压vss以导通(开启)该排中的p型mos晶体管888，使在该排中的每一磁阻式随机存取内存880耦接至其中之一位线876，或是例如，使在该排中的每一磁阻式随机存取内存880耦接至其中之一参考线877，其中对应于在其它排中的磁阻式随机存取内存880没有被选择的字符线875可切换成(或耦接至)编程电压vpr，以关闭在其它排中的p型mos晶体管888，使在其它排中的每一磁阻式随机存取内存880与任一位线876断开耦接，或是例如，使在其它排中的每一磁阻式随机存取内存880与任一参考线877断开耦接，其中编程电压vpr介于0.25伏特至3.3伏特之间且等于或大于磁阻式随机存取内存880的设定电压vmse。因此，一电流可从在该排中第一组每一磁阻式随机存取内存880的顶部电极882流通至该排中第一组磁阻式随机存取内存880的底部电极881，以设定每一磁阻式随机存取内存880的自由磁性层887的每一场域的磁性方向与该排第一组中每一该磁阻式随机存取内存880的锁定磁性层885的每一场域的磁性方向相同，所以，第一组中每一该磁阻式随机存取内存880在设定步骤中可设定成具有介于10欧姆至100,000,000,000欧姆之间的低电阻，且其逻辑值编程为”0”。如图8f及图11e所示，磁阻式随机存取内存880在操作时：(1)每一位线876切换成耦接至如图8f中感应放大器666的节点n31及耦接至n型mos晶体管896的源极端；(2)每一参考线877可切换成(或耦接至)接地参考电压vss；及(3)应对于一排中磁阻式随机存取内存880的每一字符线875被逐一依序被选择切换成(或耦接至)电源供应电压vcc以导通(开启)一排中n型mos晶体管888，使在该排的每一磁阻式随机存取内存880耦接至其中之一位线876，或是例如，使在该排中全部磁阻式随机存取内存880耦接至同一参考线877，其中在其它排中对应于磁阻式随机存取内存880没有被选择的那些字符线875可切换成(或耦接至)接地参考电压vss以关闭在其它排中的n型mos晶体管888，使在其它排的每一磁阻式随机存取内存880与任一位线876断开耦接，或是例如，使在其它排的每一磁阻式随机存取内存880与任一参考线877断开耦接，该n型mos晶体管896的闸极端耦接至电压vg及其汲极端耦接至电源供应电压vcc，该n型mos晶体管896可作为一电流来源。磁阻式随机存取内存880在操作时，电压vg可施加在n型mos晶体管896的闸极端以控制通过n型mos晶体管896的电流处于一基本恒定的电平(substantiallyconstantlevel)，或者，当每一开关888为一p型mos晶体管时，对应于该排中磁阻式随机存取内存880的每一字符线875可逐一依序切换成(或耦接至)接地参考电压vss以导通(开启)该排中的p型mos晶体管888，使在该排中的每一磁阻式随机存取内存880耦接至其中之一位线876，或是例如，使在该排中的每一磁阻式随机存取内存880耦接至其中之一参考线877，其中对应于在其它排中的磁阻式随机存取内存880没有被选择的字符线875可切换成(或耦接至)电源供应电压vcc，以关闭在其它排中的p型mos晶体管888，使在其它排中的每一磁阻式随机存取内存880与任一位线876断开耦接。因此每一感应放大器666可比较其中之一位线876所处的电压(亦即是图8f中节点n31的电压)与一参考线877所处的电压(亦即是图8f中节点n32的电压)而产生一比较数据，然后经由其中之一开关888耦接至其中之一位线876的其中之一磁阻式随机存取内存880依据该比较数据产生一输出”out”。举例而言，当位于节点n31的电压经由每一感应放大器666比较后小于位于节点n32的电压时，每一感应放大器666可产生输出”out”(其逻辑值为”1”)，其中每一放大器666的耦接至具有低电阻的其中之一磁阻式随机存取内存880。当位于节点n31的电压经由每一感应放大器666比较后大于位于节点n32的电压时，每一感应放大器666可产生输出”out”(其逻辑值为”0”)，其中每一放大器666的耦接至具有高电阻的其中之一磁阻式随机存取内存880。图11f中的参考电压产生电路895可应用在此，但在图11f中用于第一种替代方案的磁阻式随机存取内存880-1及880-2改变成一个用于第二种替代方案，如如图11d至图11f所示，此参考电压产生电路895包括二对相互串联连接的磁阻式随机存取内存880-1及880-2，其中该二对用于第二替代方案的磁阻式随机存取内存880-1及880-2并联设置并相互连接，在每一对用于第二替代方案的磁阻式随机存取内存880-1及880-2中，用于第二替代方案的磁阻式随机存取内存880-1的顶部电极882耦接至用于第二替代方案磁阻式随机存取内存880-2的顶部电极882及耦接至节点n39，以及用于第二替代方案磁阻式随机存取内存880-1的底部电极881耦接至节点n40，n型mos晶体管891的源极端(在操作时)耦接至用于第二种替代方案的该二对中磁阻式随机存取内存880-1的底部电极881及耦接至节点n40，此n型mos晶体管892的闸极端经由参考线耦接至汲极端、耦接至电源供应电压vcc及其源极端耦接至如图8f中感应放大器666的节点n32，在该二对用于第二种替代方案的磁阻式随机存取记忆体880-2的底部电极881耦至节点n41。如图11d至图11f所示，对该二对用于第二种替代方案的磁阻式随机存取内存880-1执行重设步骤，当该二对磁阻式随机存取内存880-1执行重设步骤时，(1)节点n40可切换成(耦接至)接地参考电压vss；(2)节点n39可切换成(耦接至)编程电压vpr；(3)节点n41可切换成(耦接至)编程电压vpr；及(4)节点n32不切换(不耦接)至该二对用于第二替代方案的磁阻式随机存取内存880-1的底部电极881，因此，该二对用于第二种替代方案的磁阻式随机存取内存880-1可重设为具有高电阻。如图11d至图11f所示，在该二对用于第二种替代方案的磁阻式随机存取内存880-2在重设步骤重设之后，可对该二对用于第二种替代方案的磁阻式随机存取内存880-2执行设定步骤，当执行设定步骤设定时，(1)节点n40可切换成(耦接至)接地参考电压vss；(2)节点n39可切换成(耦接至)接地参考电压vss；(3)节点n41可切换成(耦接至)编程电压vpr；及(4)节点n32不切换成(不耦接至)该二对用于第二种替代方案的磁阻式随机存取内存880-1的底部电极881，因此该二对用于第二种替代方案的磁阻式随机存取内存880-2可被设定成具有低电阻，因此在该二对用于第二种替代方案的磁阻式随机存取内存880-2例如可被编程为具有10欧姆至100,000,000,000欧姆之间的低电阻，及该二对用于第二种替代方案的磁阻式随机存取内存880-1例如可被编程为具有15欧姆至500,000,000,000欧姆之间的高电阻(大于低电阻)。如图11d至图11f所示，在该二对用于第二种替代方案的磁阻式随机存取内存880-2被编程为具有低电阻及该二对用于第二种替代方案的磁阻式随机存取内存880-1被编程为具有高电阻，在操作时，(1)节点n39、n40及n41可切换成浮空状态；(2)节点n32可切换成(耦接至)该二对用于第二种替代方案的磁阻式随机存取内存880-1的底部电极881；及(3)该二对用于第二种替代方案的磁阻式随机存取内存880-2的底部电极881可切换成(耦接至)接地参考电压vss，因此，如图8f中感应放大器666的参考线(亦即是n32)处于一比较电压下，此比较电压在被编程为低电阻且被其中之一字符线875所选择的用于第二种替代方案的磁阻式随机存取内存880耦接的节点n31所处的电压与被编程为高电阻且被其中之一字符线875所选择的用于第二种替代方案的磁阻式随机存取内存880耦接的节点n31所处的电压之间。标准商业化现场可编程门阵列(fpga)集成电路(ic)芯片的说明图12为根据本申请案的实施例所绘示的标准商业化现场可编程门阵列(fpga)集成电路(ic)芯片的上视方块图。请参见图12，各种类型的标准商业化fpgaic芯片200包括：(1)多个可编程逻辑区块(lb)201，如图4所描述的内容，以阵列的方式排列于其中间区域；(2)如图7的多个交叉点开关379排列设置在每一可编程逻辑区块(lb)201的周围；(3)多条芯片内交互连接线502，其中每一条在相邻的二可编程逻辑区块(lb)201之间的上方空间延伸；以及(4)多个小型i/o电路203，如图3b所描述的内容，其中每一个的输出s_data_in耦接一条或多条的芯片内交互连接线502，其中每一个的每一输入s_data_out、s_enable或s_inhibit耦接另外一条或多条的芯片内交互连接线502；(5)如图8a至图8f、图9a至图9h、图10a至图10i或图11a至图11f中的多个非挥性内存单元870、非挥性内存单元880或非挥性内存单元907。对于标准商业化fpgaic芯片200，如图8a至图8f、图9a至图9h、图10a至图10i或图11a至图11f中的每一感应放大器666的输出端out耦接至一或多个条如图1a或图1b中6t或5tsram单元398的位线452，该些6t或5tsram单元398使用作为内存单元490，用于图4中可编程逻辑区块(lb)201的查找表(lut)上，或该些6t或5tsram单元398使用作为内存单元362，经由一或多个的固定交互连接线364而用于图7中交叉点开关379上。因此对于标准商业化fpgaic芯片200，当如图8a至图8f、图9a至图9h、图10a至图10i或图11a至图11f中的非挥性内存单元870、非挥性内存单元880或非挥性内存单元907在操作时，储存在图8a至图8f、图9a至图9h、图10a至图10i或图11a至图11f中的非挥性内存单元870、非挥性内存单元880或非挥性内存单元907中的编程码或结果值可经由其感应放大器666下载至其用于如图4中可编程逻辑区块(lb)201的查找表(lut)的内存单元490，或下载至其用于如图7中交叉点开关379的内存单元362。请参见图12，芯片内交互连接线502可分成是如图7所描述的可编程交互连接线361或是固定交互连接线364。标准商业化fpgaic芯片200具有如图3b所描述的小型i/o电路203，其每一个的输出s_data_in耦接至一或多条的可编程交互连接线361及/或一或多条的固定交互连接线364，其每一个的输入s_data_out、s_enable或s_inhibit耦接至其他一或多条的可编程交互连接线361及/或其他一或多条的固定交互连接线364。请参见图12，每一可编程逻辑区块(lb)201如图4所描述的内容，其输入a0-a3的每一个耦接至芯片内交互连接线502的一或多条的可编程交互连接线361及/或一或多条的固定交互连接线364，以对其输入进行一逻辑运算或计算运算而产生一输出dout，耦接至芯片内交互连接线502的其他一或多条的可编程交互连接线361及/或其他一或多条的固定交互连接线364，其中该逻辑运算包括布尔运算，例如是及(and)运算、非及(nand)运算、或(or)运算、非或(nor)运算，而该计算运算例如是加法运算、减法运算、乘法运算或除法运算。请参见图12，标准商业化fpgaic芯片200可以包括多个金属(i/o)接垫372，如图3b所描述的内容，其每一个垂直地设在其中一小型i/o电路203上方，并连接该其中一小型i/o电路203的节点381。在第一频率中，其中一如图4所绘示的可编程逻辑区块(lb)201的输出dout可以经由其中一或多条的可编程交互连接线361传送至其中一小型i/o电路203的小型驱动器374的输入s_data_out，该其中一小型i/o电路203的小型驱动器374可以放大其输入s_data_out至垂直地位于该其中一小型i/o电路203的上方的金属(i/o)接垫372以传送至标准商业化fpgaic芯片200之外部的电路。在第二频率中，来自标准商业化fpgaic芯片200之外部的电路的信号可经由该金属(i/o)接垫372传送至该其中一小型i/o电路203的小型接收器375，该其中一小型i/o电路203的小型接收器375可以放大该信号至其输出s_data_in，经由其中另一或多条的可编程交互连接线361可以传送至如图4中其他的可编程逻辑区块(lb)201的输入a0-a3其中一个。如图12所示，商品化标准商业化fpgaic芯片200更包括一芯片赋能(chip-enable(ce))接垫209用以开启或关闭(禁用)商品化标准商业化fpgaic芯片200，例如当一逻辑值”0”耦接至芯片赋能(ce)接垫209时，商品化标准商业化fpgaic芯片200可开启处理数据及/或操作使用商品化标准商业化fpgaic芯片200的外部电路，当逻辑值”1”耦接至芯片赋能(ce)接垫209时，商品化标准商业化fpgaic芯片200则被禁止(关闭)处理数据及/或禁止操作使用商品化标准商业化fpgaic芯片200的外部电路。如图12所示，对于商品化标准商业化fpgaic芯片200，它更可包括(1)一输入赋能(ie)接垫221耦接至如图3b中本身的每一小型i/o电路203的小型接收器375的第二输入，用于每一i/o端口中并用以接收来自其外部电路的s抑制(s_inhibit_in)信号，以激活或抑制其每一小型i/o电路203的小型接收器375；及(2)多个输入选择(inputselection(is))接垫226用以从其多个i/o端口中选择其中之一接收数据(即是图3b中的s_data)，其中经由从外部电路的多个i/o端口中选择其中之一的金属接垫372接收信号，例如，对于商品化标准商业化fpgaic芯片200，其输入选择接垫226的数量为二个(例如是is1及is2接垫)，用于从本身的第一、第二、第三及第四i/o端口中选择其中之一在64位带宽下接收数据，也就是如图3b中的s_data，经由从外界电路中第一、第二、第三及第四的i/o端口中选择其中之一的64条平行的金属接垫372接收数据。提供(1)一逻辑值”0”耦接至芯片赋能(ce)接垫209；(2)一逻辑值”1”耦接至输入赋能(ie)接垫221；(3)一逻辑值”0”耦接至is1接垫226；及(4)一逻辑值”0”耦接至is2接垫226，商品化标准商业化fpgaic芯片200能激活/启用其第一、第二、第三及第四i/o端口中的小型i/o电路203的小型接收器375，并且从第一、第二、第三及第四i/o端口选择其第一个i/o端口，并且经由从商品化标准商业化fpgaic芯片200的外部电路中的第一i/o端口的64个平行金属接垫372，在64位带宽下接收数据，其中没有被选择到的第二、第三及第四i/o端口不会从商品化标准商业化fpgaic芯片200的外部电路接收数据；提供(1)一逻辑值”0”耦接至芯片赋能(ce)接垫209；(2)一逻辑值”1”耦接至输入赋能(ie)接垫221；(3)一逻辑值”1”耦接至is1接垫226；及(4)一逻辑值”0”耦接至is2接垫226，商品化标准商业化fpgaic芯片200能激活/启用其第一、第二、第三及第四i/o端口中的小型i/o电路203的小型接收器375，并且从第一、第二、第三及第四i/o端口选择其第二个i/o端口，并且经由从商品化标准商业化fpgaic芯片200的外部电路中的第二i/o端口的64个平行金属接垫372，在64位带宽下接收数据，其中没有被选择到的第一、第三及第四i/o端口不会从商品化标准商业化fpgaic芯片200的外部电路接收数据；提供(1)一逻辑值”0”耦接至芯片赋能(ce)接垫209；(2)一逻辑值”1”耦接至输入赋能(ie)接垫221；(3)一逻辑值”0”耦接至is1接垫226；及(4)一逻辑值”1”耦接至is2接垫226，商品化标准商业化fpgaic芯片200能激活/启用其第一、第二、第三及第四i/o端口中的小型i/o电路203的小型接收器375，并且从第一、第二、第三及第四i/o端口选择其第三个i/o端口，并且经由从商品化标准商业化fpgaic芯片200的外部电路中的第三i/o端口的64个平行金属接垫372，在64位带宽下接收数据，其中没有被选择到的第一、第二及第四i/o端口不会从商品化标准商业化fpgaic芯片200的外部电路接收数据；提供(1)一逻辑值”0”耦接至芯片赋能(ce)接垫209；(2)一逻辑值”1”耦接至输入赋能(ie)接垫221；(3)一逻辑值”1”耦接至is1接垫226；及(4)一逻辑值”0”耦接至is2接垫226，商品化标准商业化fpgaic芯片200能激活/启用其第一、第二、第三及第四i/o端口中的小型i/o电路203的小型接收器375，并且从第一、第二、第三及第四i/o端口选择其第四个i/o端口，并且经由从商品化标准商业化fpgaic芯片200的外部电路中的第四i/o端口的64个平行金属接垫372，在64位带宽下接收数据，其中没有被选择到的第一、第二及第三i/o端口不会从商品化标准商业化fpgaic芯片200的外部电路接收数据；提供(1)一逻辑值”0”耦接至芯片赋能(ce)接垫209；(2)一逻辑值”0”耦接至输入赋能(ie)接垫221；第一、第二、第三及第四i/o端口，该商品化标准商业化fpgaic芯片200被启用以抑制其小型i/o电路203的小型接收器375。如图12所示，对于商品化标准商业化fpgaic芯片200，它更可包括(1)一输入赋能(ie)接垫221耦接至如图3b中本身的每一小型i/o电路203的小型驱动器374的第二输入，用于每一i/o端口中并用以接收来自其外部电路的s赋能(s_enable)信号，以启用或禁用其每一小型i/o电路203的小型驱动器374；及(2)多个输出选择(ourputselection(os))接垫228用以从其多个i/o端口中选择其中之一驱动(drive)或通过(pass)数据(即是图3b中的s_data_out)，其中经由多个i/o端口中选择其中之一的64个平行金属接垫372传输信号至外部电路，例如，对于商品化标准商业化fpgaic芯片200，其输出选择接垫226的数量为二个(例如是os1及os2接垫)，用于从本身的第一、第二、第三及第四i/o端口中选择其中之一在64位带宽下驱动或通过数据，也就是如图3b中的s_data_out，经由第一、第二、第三及第四的i/o端口中选择其中之一的64条平行的金属接垫372传输数据至外界电路。提供(1)一逻辑值”0”耦接至芯片赋能(ce)接垫209；(2)一逻辑值”0”耦接至输入赋能(ie)接垫221；(3)一逻辑值”0”耦接至os1接垫228；及(4)一逻辑值”0”耦接至os2接垫228，商品化标准商业化fpgaic芯片200能激启用其第一、第二、第三及第四i/o端口中的小型i/o电路203的小型驱动器374，并且从第一、第二、第三及第四i/o端口选择其第一个i/o端口，并且经由第一i/o端口的64个平行金属接垫372驱动或通过数据至商品化标准商业化fpgaic芯片200的外部电路，在64位带宽下驱动或通过数据数据，其中没有被选择到的第二、第三及第四i/o端口不会驱动或通过数据至商品化标准商业化fpgaic芯片200的外部电路；提供(1)一逻辑值”0”耦接至芯片赋能(ce)接垫209；(2)一逻辑值”0”耦接至输入赋能(ie)接垫221；(3)一逻辑值”1”耦接至os1接垫228；及(4)一逻辑值”0”耦接至os2接垫228，商品化标准商业化fpgaic芯片200能激启用其第一、第二、第三及第四i/o端口中的小型i/o电路203的小型驱动器374，并且从第一、第二、第三及第四i/o端口选择其第二个i/o端口，并且经由第二i/o端口的64个平行金属接垫372驱动或通过数据至商品化标准商业化fpgaic芯片200的外部电路，在64位带宽下驱动或通过数据数据，其中没有被选择到的第一、第三及第四i/o端口不会驱动或通过数据至商品化标准商业化fpgaic芯片200的外部电路；提供(1)一逻辑值”0”耦接至芯片赋能(ce)接垫209；(2)一逻辑值”0”耦接至输入赋能(ie)接垫221；(3)一逻辑值”0”耦接至os1接垫228；及(4)一逻辑值”1”耦接至os2接垫228，商品化标准商业化fpgaic芯片200能激启用其第一、第二、第三及第四i/o端口中的小型i/o电路203的小型驱动器374，并且从第一、第二、第三及第四i/o端口选择其第三个i/o端口，并且经由第三i/o端口的64个平行金属接垫372驱动或通过数据至商品化标准商业化fpgaic芯片200的外部电路，在64位带宽下驱动或通过数据数据，其中没有被选择到的第一、第二及第四i/o端口不会驱动或通过数据至商品化标准商业化fpgaic芯片200的外部电路；提供(1)一逻辑值”0”耦接至芯片赋能(ce)接垫209；(2)一逻辑值”0”耦接至输入赋能(ie)接垫221；(3)一逻辑值”1”耦接至os1接垫228；及(4)一逻辑值”0”耦接至os2接垫228，商品化标准商业化fpgaic芯片200能激启用其第一、第二、第三及第四i/o端口中的小型i/o电路203的小型驱动器374，并且从第一、第二、第三及第四i/o端口选择其第四个i/o端口，并且经由第四i/o端口的64个平行金属接垫372驱动或通过数据至商品化标准商业化fpgaic芯片200的外部电路，在64位带宽下驱动或通过数据数据，其中没有被选择到的第一、第二及第三i/o端口不会驱动或通过数据至商品化标准商业化fpgaic芯片200的外部电路；提供(1)一逻辑值”0”耦接至芯片赋能(ce)接垫209；(2)一逻辑值”0”耦接至输入赋能(ie)接垫221；第一、第二、第三及第四i/o端口，该商品化标准商业化fpgaic芯片200被启用以禁用其小型i/o电路203的小型驱动器374。请参见图12，标准商业化fpgaic芯片200还包括(1)多个电源接垫205，可以经由一或多条的固定交互连接线364施加电源供应电压vcc至用于可编程逻辑区块(lb)201的查找表(lut)210的内存单元490、如图4所描述的用于交叉点开关379的内存单元362及/或图8a至图8f、图9a至图9h、图10a至图10i或图11a至图11f中的非挥性内存单元870、非挥性内存单元880或非挥性内存单元907中，其中电源供应电压vcc可以是介于0.2伏特至2.5伏特之间、介于0.2伏特至2伏特之间、介于0.2伏特至1.5伏特之间、介于0.1伏特至1伏特之间、介于0.2伏特至1伏特之间或是小于或等于2.5伏特、2伏特、1.8伏特、1.5伏特或1伏特；以及(2)多个接地接垫206用于提供接地参考电压，可以经由一或多条的固定交互连接线364传送接地参考电压vss至如图4所描述的用于可编程逻辑区块(lb)201的查找表(lut)210的内存单元490、如图7所描述的用于交叉点开关379的内存单元362及/或图8a至图8f、图9a至图9h、图10a至图10i或图11a至图11f中的非挥性内存单元870、非挥性内存单元880或非挥性内存单元907中。如图12所示，标准商业化fpgaic芯片200更可包括一频率接垫229用于从标准商业化fpgaic芯片200的外部电路接收一频率信号。如图12所示，对于标准商业化fpgaic芯片200，其可编程逻辑区块(lb)201可重新配置而用于人工智能(ai)应用，例如，在一第一频率，其中之一其可编程逻辑区块(lb)201可具有其查找表(lut)210以被编程用于的or操作，然而，在一或多个事件发生之后，在一第二频率中，其可编程逻辑区块(lb)201可具其查找表(lut)210以被编程用于如图6中的nand操作，以获得更好的ai性能或表现。专用于可编程交互连接(dedicatedprogrammable-interconnection,dpi)的集成电路(ic)芯片的说明图13为根据本申请案的实施例所绘示的专用于可编程交互连接(dedicatedprogrammable-interconnection,dpi)的集成电路(ic)芯片的上视图。请参见图13，专用于可编程交互连接(dpi)的集成电路(ic)芯片410包括：(1)多个内存矩阵区块423，以阵列的方式排列于其中间区域；(2)多组的交叉点开关379，如图7所描述的内容，其中每一组在内存矩阵区块423其中一个的周围环绕成一环或多环的样式；以及(3)多个小型i/o电路203，如图3b所描述的内容，其中每一个的输出s_data_in经由可编程交互连接线361其中一条耦接其中一个如图7所绘示的交叉点开关379的节点n23-n26其中一个。在每一个的内存矩阵区块423中，设有多个的内存单元362，其每一个可以是如图1a或图1b所绘示的记忆单元398，其每一个的输出out1及/或out2耦接位于该每一个的内存矩阵区块423附近的交叉点开关379(如图7中所示)的通过/不通开关258其中一个。请参见图13，dpiic芯片410包括多条芯片内交互连接线(未绘示)，其中每一条可以在相邻两个内存矩阵区块423之间的上方空间延伸且耦接例如图7中的其中之一交叉点开关379的节点n23至节点n26的其中之一，其中芯片内交互连接线可以是如图7所描述的可编程交互连接线或是固定交互连接线364。dpiic芯片410的如图3b所描述的小型i/o电路203其每一个的输出s_data_in耦接至一或多条的可编程交互连接线及/或一或多条的固定交互连接线，其每一个的输入s_data_out、s_enable或s_inhibit耦接至其他一或多条的可编程交互连接线及/或其他一或多条的固定交互连接线。如图13所示，dpiic芯片410更包括如图8a至图8f、图9a至图9h、图10a至图10i或图11a至图11f中的多个非挥性内存单元870、非挥性内存单元880或非挥性内存单元907，对于dpiic芯片410，每一个如图8a至8f图、图9a至图9h、图10a至图10i或图11a至图11f中的感应放大器666的输出out经由一或多个条固定交互连接线耦接至如图1a或图1b中6tsram单元或5tsram单元398一或多个字元线452，其中6tsram单元或5tsram单元398用作为其内存单元362，此内存单元362可控制如图7中交叉点开关379开启或关闭(导通或不导通)，因此对于dpiic芯片410，当如图8a至图8f、图9a至图9h、图10a至图10i或图11a至图11f中的多个非挥性内存单元870、非挥性内存单元880或非挥性内存单元907在操作时，储存在图8a至图8f、图9a至图9h、图10a至图10i或图11a至图11f中的多个非挥性内存单元870、非挥性内存单元880或非挥性记忆体单元907的编程码可经由感应放大器66至用于控制如图7中交叉点开关379的内存单元362中下载。请参见图13，dpiic芯片410可以包括多个金属(i/o)接垫372，如图3b所描述的内容，其每一个垂直地设在其中一小型i/o电路203上方，并连接该其中一小型i/o电路203的节点381。在第一频率中，来自如图7所绘示的交叉点开关379的节点n23-n26其中之一的信号，或是如图7所绘示的交叉点开关379的输出dout，可以经由其中一或多条的可编程交互连接线361传送至其中一小型i/o电路203的小型驱动器374的输入s_data_out，该其中一小型i/o电路203的小型驱动器374可以放大其输入s_data_out至垂直地位于该其中一小型i/o电路203的上方的金属(i/o)接垫372以传送至dpiic芯片410之外部的电路。在第二频率中，来自dpiic芯片410之外部的电路的信号可经由该金属(i/o)接垫372传送至该其中一小型i/o电路203的小型接收器375，该其中一小型i/o电路203的小型接收器375可以放大该信号至其输出s_data_in，经由其中另一或多条的可编程交互连接线361可以传送至其他的如图3a至图7所绘示的交叉点开关379的节点n23-n26其中之一，或者可以传送至其他的如图7所绘示的交叉点开关379的输入d0-d15其中一个。请参见图13，dpiic芯片410还包括(1)多个电源接垫205，可以经由一或多条的固定交互连接线364施加电源供应电压vcc至如图7所描述的用于交叉点开关379的内存单元362及/或如图8a至图8f、图9a至图9h、图10a至图10i或图11a至图11f中的多个非挥性内存单元870、非挥性内存单元880或非挥性内存单元907，其中电源供应电压vcc可以是介于0.2伏特至2.5伏特之间、介于0.2伏特至2伏特之间、介于0.2伏特至1.5伏特之间、介于0.1伏特至1伏特之间、介于0.2伏特至1伏特之间或是小于或等于2.5伏特、2伏特、1.8伏特、1.5伏特或1伏特；以及(2)多个接地接垫206，可以经由一或多条的固定交互连接线364传送接地参考电压vss至如图7所描述的用于交叉点开关379的内存单元362及/或至如图8a至图8f、图9a至图9h、图10a至图10i或图11a至图11f中的多个非挥性内存单元870、非挥性内存单元880或非挥性内存单元907。如图13所示，dpiic芯片410更包括如图1a中用于数据锁存或储存的缓存内存(cachememory)的多个6tsram单元。每一6tsram单元398可包括二开关449(例如是n型或p型mos晶体管)用于位数据传输及位条数据传输，及包括二对p型mos晶体管447及n型mos晶体管448用于数据锁存或储存节点，用作为缓存内存的每一6tsram单元398具有/或提供用于数据写入或读取数据(储存在内存内数据)的二开关449，该dpiic芯片410更包括用于从作为缓存内存的6tsram单元398中读取数据的感应放大器，因此，dpiic芯片410的6tsram单元398可作为缓存内存，以在标准商业化逻辑驱动器300处理程序中或计算程序中，从图14中其中之一标准商业化逻辑驱动器300内的任一半导体芯片200、250、251、260、265、269a及269b进行数据储存。图14为根据本申请案的实施例所绘示的标准商业化逻辑运算驱动器的上视示意图。请参见图14，标准商业化逻辑运算驱动器300封装有如上所述的pcic芯片269，例如是多个的图形处理芯片(gpu)芯片269a及一个的中央处理芯片(cpu)芯片269b。再者，商品化标准逻辑驱动器300还封装有多个的高速高带宽的内存(hbm)ic芯片251，其每一个相邻于其中一个的gpu芯片269a，用于与该其中一个的gpu芯片269a进行高速与高带宽的数据传输。在商品化标准逻辑驱动器300中，每一个的高速高带宽的内存(hbm)ic芯片251可以是高速高带宽的动态随机存取内存(dram)芯片、高速高带宽的静态随机存取内存(sram)芯片、磁阻式随机存取内存(mram)芯片或电阻式随机存取内存(rram)芯片。商品化标准逻辑驱动器300还封装有多个个标准商业化fpgaic芯片200及一或多个的非挥发性内存(nvm)ic芯片250，非挥发性内存(nvm)ic芯片250用以储存从hbmic芯片251的数据信息内存(datainformationmemory(dim))单元来的数据。cpu芯片269b、专用控制芯片260、标准商业化fpgaic芯片200、gpu芯片269a、非挥发性内存(nvm)ic芯片250及高速高带宽的内存(hbm)ic芯片251在逻辑驱动器300中排列成矩阵的形式，其中cpu芯片269b及专用控制芯片260设在其中间区域，被容置有标准商业化fpgaic芯片200、gpu芯片269a、非挥发性内存(nvm)ic芯片250及高速高带宽的内存(hbm)ic芯片251的周边区域环绕。请参见图14，标准商业化逻辑驱动器300包括芯片间交互连接线371，可以在标准商业化fpgaic芯片200、非挥发性内存(nvm)ic芯片250、专用控制芯片260、gpu芯片269a、cpu芯片269b及高速高带宽的内存(hbm)ic芯片251其中相邻的两个之间。商品化标准逻辑驱动器300可以包括多个个dpiic芯片410，对准于垂直延伸的一束芯片间交互连接线371及水平延伸的一束芯片间交互连接线371的交叉点处。每一dpiic芯片410设在标准商业化fpgaic芯片200、非挥发性内存(nvm)ic芯片250、专用控制芯片260、gpu芯片269a、cpu芯片269b及高速高带宽的内存(hbm)ic芯片251其中四个的周围及该其中四个的角落处。每一芯片间交互连接线371可以是可编程交互连接线361或固定交互连接线364，并可参见前述的“可编程交互连接线的说明”及“固定交互连接线的说明”。信号的传输可以(1)经由标准商业化fpgaic芯片200的小型i/o电路203，在芯片间交互连接线371的可编程交互连接线361与标准商业化fpgaic芯片200的芯片内交互连接线502的可编程交互连接线361之间进行；以及(2)经由dpiic芯片410的小型i/o电路203，在芯片间交互连接线371的可编程交互连接线361与dpiic芯片410的芯片内交互连接线的可编程交互连接线361之间进行。信号的传输可以(1)经由标准商业化fpgaic芯片200的小型i/o电路203，在芯片间交互连接线371的固定交互连接线364与标准商业化fpgaic芯片200的芯片内交互连接线502的固定交互连接线364之间进行；以及(2)经由dpiic芯片410的小型i/o电路203，在芯片间交互连接线371的固定交互连接线364与dpiic芯片410的芯片内交互连接线的固定交互连接线364之间进行。请参见图14，每一个的商品化标准商业化fpgaic芯片200可以通过一或多条芯片间(inter-chip)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至全部的dpiic芯片410，每一个的商品化标准商业化fpgaic芯片200可以通过一或多条芯片间(inter-chip)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至专用控制芯片260，每一个的商品化标准商业化fpgaic芯片200可以通过一或多条芯片间(inter-chip)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至二个非挥发性内存(nvm)ic芯片250，每一个的商品化标准商业化fpgaic芯片200可以通过一或多条芯片间(inter-chip)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至全部的pcic芯片(例如是gpu)269a，每一个的商品化标准商业化fpgaic芯片200可以通过一或多条芯片间(inter-chip)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至pcic芯片(例如是cpu)269b，每一个的商品化标准商业化fpgaic芯片200可以通过一或多条芯片间(inter-chip)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至其中之一hbmic芯片251，其相邻于其中之一标准商业化fpgaic芯片200且用于与该其中一个的标准商业化fpgaic芯片200进行数据传输/通讯，其中之一hbmic芯片251的数据位带宽等或大于64、128、256、512、1024、2048、4096、8k、或16k。每一标准商业化fpgaic芯片200可以通过一或多条芯片间(inter-chip)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至其它的标准商业化fpgaic芯片200，每一个的dpiic芯片410可以通过一或多条芯片间(inter-chip)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至专用控制芯片260，每一个的dpiic芯片410可以通过一或多条芯片间(inter-chip)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至全部的非挥发性内存(nvm)ic芯片250，每一个的dpiic芯片410可以通过一或多条芯片间(inter-chip)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至全部的pcic芯片(例如是gpu)269a，每一个的dpiic芯片410可以通过一或多条芯片间(inter-chip)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至pcic芯片(例如是cpu)269b，每一个的dpiic芯片410可以通过一或多条芯片间(inter-chip)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至全部的高速高带宽的内存(hbm)ic芯片251，每一个的dpiic芯片410可以通过一或多条芯片间(inter-chip)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至其它的dpiic芯片410，pcic芯片(例如是cpu)269b可以通过一或多条芯片间(inter-chip)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至全部的pcic芯片(例如是gpu)269a，pcic芯片(例如是cpu)269b可以通过一或多条芯片间(inter-chip)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至二个非挥发性内存(nvm)ic芯片250，pcic芯片(例如是cpu)269b可以通过一或多条芯片间(inter-chip)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至其中之一hbmic芯片251，其相邻于其中之一pcic芯片(例如是cpu)269b，用于与该其中一个的pcic芯片(例如是cpu)269b进行数据传输/通讯，其中之一hbmic芯片251的数据位带宽等或大于64、128、256、512、1024、2048、4096、8k、或16k。其中一个的pcic芯片(例如是gpu)269a可以通过一或多条芯片间(inter-chip)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至其中一个的高速高带宽的内存(hbm)ic芯片251，其相邻于其中之一pcic芯片(例如是gpu)269a，且在该其中一个的pcic芯片(例如是gpu)269a与该其中一个的高速高带宽的内存(hbm)ic芯片251之间所进行传输的数据位宽度可以是大于或等于64、128、256、512、1024、2048、4096、8k或16k，每一个的pcic芯片(例如是gpu)269a可以通过一或多条芯片间(inter-chip)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至二个非挥发性内存(nvm)ic芯片250，每一个的pcic芯片(例如是gpu)269a可以通过一或多条芯片间(inter-chip)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至其它的pcic芯片(例如是gpu)269a，每一个的非挥发性内存(nvm)ic芯片250可以通过一或多条芯片间(inter-chip)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至专用控制芯片260，每一个的高速高带宽的内存(hbm)ic芯片251可以通过一或多条芯片间(inter-chip)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至专用控制芯片260，每一个的pcic芯片(例如是gpu)269a可以通过一或多条芯片间(inter-chip)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至专用控制芯片260，pcic芯片(例如是cpu)269b可以通过一或多条芯片间(inter-chip)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至专用控制芯片260，每一个的非挥发性内存(nvm)ic芯片250可以通过一或多条芯片间(inter-chip)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至全部的高速高带宽的内存(hbm)ic芯片251，每一个的非挥发性内存(nvm)ic芯片250可以通过一或多条芯片间(inter-chip)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至其它的非挥发性内存(nvm)ic芯片250，每一个的高速高带宽的内存(hbm)ic芯片251可以通过一或多条芯片间(inter-chip)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至其它的高速高带宽的内存(hbm)ic芯片251。请参见图14，逻辑驱动器300可以包括多个专用i/o芯片265，位于逻辑驱动器300的周围区域，其环绕逻辑驱动器300的中间区域，其中逻辑驱动器300的中间区域容置有标准商业化fpgaic芯片200、nvmic芯片250、专用控制芯片260、gpu芯片269a、cpu芯片269b、高速高带宽的内存(hbm)ic芯片251及dpiic芯片410。每一个的标准商业化fpgaic芯片200可以经由一或多条芯片间交互连接线371的可编程交互连接线361或固定交互连接线364耦接至全部的专用i/o芯片265，每一个的dpiic芯片410可以经由一或多条芯片间交互连接线371的可编程交互连接线361或固定交互连接线364耦接至全部的专用i/o芯片265，每一个的nvmic芯片250可以经由一或多条芯片间交互连接线371的可编程交互连接线361或固定交互连接线364耦接至全部的专用i/o芯片265，专用控制芯片260可以经由一或多条芯片间交互连接线371的可编程交互连接线361或固定交互连接线364耦接至全部的专用i/o芯片265，每一个的gpu芯片269a可以经由一或多条芯片间交互连接线371的可编程交互连接线361或固定交互连接线364耦接至全部的专用i/o芯片265，cpu芯片269b可以经由一或多条芯片间交互连接线371的可编程交互连接线361或固定交互连接线364耦接至全部的专用i/o芯片265，每一个的高速高带宽的内存(hbm)ic芯片251可以经由一或多条芯片间交互连接线371的可编程交互连接线361或固定交互连接线364耦接至全部的专用i/o芯片265。逻辑运算驱动器的交互连接线请参见图14，每一个的专用i/o芯片265的小型i/o电路203可以经由一或多条芯片间交互连接线371的可编程交互连接线361耦接至全部的标准商业化fpgaic芯片200的小型i/o电路203，每一个的专用i/o芯片265的小型i/o电路203可以经由一或多条芯片间交互连接线371的可编程交互连接线361耦接至全部的dpiic芯片410的小型i/o电路203，每一个的专用i/o芯片265的小型i/o电路203可以经由一或多条芯片间交互连接线371的可编程交互连接线361耦接至其他全部的专用i/o芯片265的小型i/o电路203，每一个的专用i/o芯片265的小型i/o电路203可以经由一或多条芯片间交互连接线371的固定交互连接线364耦接至全部的标准商业化fpgaic芯片200的小型i/o电路203，每一个的专用i/o芯片265的小型i/o电路203可以经由一或多条芯片间交互连接线371的固定交互连接线364耦接至全部的dpiic芯片410的小型i/o电路203，每一个的专用i/o芯片265的小型i/o电路203可以经由一或多条芯片间交互连接线371的固定交互连接线364耦接至其他全部的专用i/o芯片265的小型i/o电路203。请参见图14，每一个的dpiic芯片410的小型i/o电路203可以经由一或多条芯片间交互连接线371的可编程交互连接线361耦接至全部的标准商业化fpgaic芯片200的小型i/o电路203，每一个的dpiic芯片410的小型i/o电路203可以经由一或多条芯片间交互连接线371的可编程交互连接线361耦接至其他全部的dpiic芯片410的小型i/o电路203，每一个的dpiic芯片410的小型i/o电路203可以经由一或多条芯片间交互连接线371的固定交互连接线364耦接至全部的标准商业化fpgaic芯片200的小型i/o电路203，每一个的dpiic芯片410的小型i/o电路203可以经由一或多条芯片间交互连接线371的固定交互连接线364耦接至其他全部的dpiic芯片410的小型i/o电路203。请参见图14，每一个的标准商业化fpgaic芯片200的小型i/o电路203可以经由一或多条芯片间交互连接线371的可编程交互连接线361耦接至其他全部的标准商业化fpgaic芯片200的小型i/o电路203，每一个的标准商业化fpgaic芯片200的小型i/o电路203可以经由一或多条芯片间交互连接线371的固定交互连接线364耦接至其他全部的标准商业化fpgaic芯片200的小型i/o电路203。请参见图14，专用控制芯片260的小型i/o电路203可以经由一或多条芯片间交互连接线371的可编程交互连接线361耦接至全部的标准商业化fpgaic芯片200的小型i/o电路203，专用控制芯片260的小型i/o电路203可以经由一或多条芯片间交互连接线371的固定交互连接线364耦接至全部的标准商业化fpgaic芯片200的小型i/o电路203，专用控制芯片260的小型i/o电路203可以经由一或多条芯片间交互连接线371的可编程交互连接线361耦接至全部的dpiic芯片410的小型i/o电路203，专用控制芯片260的小型i/o电路203可以经由一或多条芯片间交互连接线371的固定交互连接线364耦接至全部的dpiic芯片410的小型i/o电路203，专用控制芯片260的大型i/o电路341可以经由一或多条芯片间交互连接线371的固定交互连接线364耦接至全部专用控制芯片260的一或多个大型i/o电路341，专用控制芯片260的大型i/o电路341可以耦接至位于逻辑驱动器300之外的外部电路271。请参见图14，每一个的专用i/o芯片265的大型i/o电路341可以经由一或多条芯片间交互连接线371的固定交互连接线364耦接至其他全部的专用i/o芯片265的大型i/o电路341，每一个的专用i/o芯片265的大型i/o电路341可以耦接至位于逻辑驱动器300之外的外部电路271。用于重新下载结果值或编程码至标准商业化fpgaic芯片的非挥性内存单元的交互连接线请参考图14所示，在操作之前，每一专用i/o芯片265的一第一个大型i/o电路341从标准商业化逻辑驱动器300之外的外部电路驱动一结果值或第一编程码至一第一个小型i/o电路203，对于每一专用i/o芯片265中的第一小型i/o电路203可驱动结果值或第一编程码经由芯片内部交互连接线路371的一或多个固定交互连接线364传输至其中之一标准商业化fpgaic芯片200的第一个小型i/o电路203。用于其中之一标准商业化fpgaic芯片200的第一小型i/o电路203可驱动结果值或第一编程码至一第一个非挥发性内存870、非挥发性内存880或非挥发性内存907，因此结果值或第一编程码可储存在第一个非挥发性内存870、非挥发性内存880或非挥发性内存907内。另外，请参考图14所示，每一该专用i/o芯片265的一第二个大型i/o电路341从标准商业化逻辑驱动器300之外的外部电路驱动一第二编程码至一第二个小型i/o电路203，对于每一该专用i/o芯片265中的第二个小型i/o电路203可驱动该第二编程码经由芯片内部交互连接线路371的一或多个固定交互连接线364传输至其中之一该标准商业化fpgaic芯片200的第二小型i/o电路203。用于其中之一该标准商业化fpgaic芯片200的第二小型i/o电路203可驱动该第二编程码至一第二个非挥发性内存870、非挥发性内存880或非挥发性内存907，因此该第二编程码可储存在第二个非挥发性内存870、非挥发性内存880或非挥发性内存907内。另外，请参考图14所示，每一该专用i/o芯片265的一第三个大型i/o电路341从标准商业化逻辑驱动器300之外的外部电路驱动一第三编程码至一第三个小型i/o电路203，对于每一该专用i/o芯片265中的第三个小型i/o电路203可驱动该第三编程码经由芯片内部交互连接线路371的一或多个固定交互连接线364传输至其中之一dpiic芯片410的其中之一i/o电路203。用于其中之一该dpiic芯片410的该第二小型i/o电路203可驱动该第三编程码至一第二个非挥发性内存870、非挥发性内存880或非挥发性内存907，因此该第三编程码可储存在该非挥发性内存870、该非挥发性内存880或该非挥发性内存907其中之一中。(2)用于操作的交互连接线请参考图14所示，该每一标准化商业化fpgaic芯片200可经由如图12中内部芯片交互连接线502的一或多条固定交互连接线364从第一个非挥发性内存870、该非挥发性内存880或该非挥发性内存907中重新下载该结果值或第一编程码至其中之一内存单元490，因此该结果值或第一编程码可储存或锁存在如图4中用于编程其中之一可编程逻辑区块201的其中之一该内存单元490内。每一该标准商业化fpgaic芯片200可经由如图12中内部芯片交互连接线502的一或多条固定交互连接线364从第二个非挥发性内存870、该非挥发性内存880或该非挥发性内存907中重新下载该第二编程码至其中之一内存单元362，因此该第二编程码可储存或锁存在用于编程如图7中其中之一该交叉点开关379的其中之一该内存单元362内。每一该dpiic芯片可从非挥发性内存870、该非挥发性内存880或该非挥发性内存907其中之一个中重新下载该第三编程码至其中之一内存单元362，因此该第三编程码可储存或锁存在用于编程如图7中其中之一该交叉点开关379的其中之一该内存单元362内。因此如图14所示，其中一个的专用i/o芯片265的大型i/o电路341可以驱动来自逻辑驱动器300之外的外部电路271的信号至其小型i/o电路203，该其中一个的专用i/o芯片265的小型i/o电路203可以驱动该信号经由一或多条芯片间交互连接线371的可编程交互连接线361传送至其中一个的dpiic芯片410的第一个的小型i/o电路203。针对该其中一个的dpiic芯片410，其第一个的小型i/o电路203可以驱动该信号经由其芯片内交互连接线的第一个的可编程交互连接线361传送至其交叉点开关379，其交叉点开关379可以将该信号经由如图12所绘示的芯片内交互连接线502的第一个的可编程交互连接线361切换至其芯片内交互连接线的第二个的可编程交互连接线361进行传送，以传送至其第二个的小型i/o电路203，其第二个的小型i/o电路203可以驱动该信号经由如图12所绘示之一或多条芯片间交互连接线371的可编程交互连接线361传送至其中一个的标准商业化fpgaic芯片200的小型i/o电路203。针对该其中一个的标准商业化fpgaic芯片200，其小型i/o电路203可以驱动该信号经由如图12所绘示的其芯片内交互连接线502的第一组的可编程交互连接线361传送至其交叉点开关379，其交叉点开关379可以将该信号经由如图12所绘示的芯片内交互连接线502的第一组的可编程交互连接线36切换至其芯片内交互连接线502的第二组的可编程交互连接线361进行传送，以传送至其可编程逻辑区块(lb)201的输入a0-a3的其中一个，如图4所描述的内容。请参见图14及图12，在另一实施例中，第一个的标准商业化fpgaic芯片200的可编程逻辑区块(lb)201可以产生输出dout，如图4所描述的内容，经由如图12所绘示的芯片内交互连接线502的第一组的可编程交互连接线361可以传送至其交叉点开关379，其交叉点开关379可以将该输出dout经由如图12所绘示的芯片内交互连接线502的第一组的可编程交互连接线361切换至其芯片内交互连接线502的第二组的可编程交互连接线361进行传送，以传送至其小型i/o电路203，其小型i/o电路203可以驱动该输出dout经由如图12所绘示的一或多条的芯片间交互连接线371的可编程交互连接线361传送至其中一个的dpiic芯片410的第一个的小型i/o电路203。针对该其中一个的dpiic芯片410，其第一个的小型i/o电路203可以驱动该输出dout经由其芯片内交互连接线的第一组的可编程交互连接线361传送至其交叉点开关379，其交叉点开关379可以将该输出dout由其芯片内交互连接线的第一组的可编程交互连接线361切换至其芯片内交互连接线的第二组的可编程交互连接线361进行传送，以传送至其第二个的小型i/o电路203，其第二个的小型i/o电路203可以驱动该输出dout经由如图12所绘示的一或多条的芯片间交互连接线371的可编程交互连接线361传送至第二个的标准商业化fpgaic芯片200的小型i/o电路203。针对第二个的标准商业化fpgaic芯片200，其小型i/o电路203可以驱动该输出dout经由如图12所绘示的其芯片内交互连接线502的第一组的可编程交互连接线361传送至其交叉点开关379，其交叉点开关379可以将该输出dout经由如图12所绘示的芯片内交互连接线502的第一组的可编程交互连接线361切换至其芯片内交互连接线502的第二组的可编程交互连接线361及绕道交互连接线279进行传送，以传送至其可编程逻辑区块(lb)201的输入a0-a3的其中一个，如图4所描述的内容。请参见图14，在其它实施例中，标准商业化fpgaic芯片200的可编程逻辑区块(lb)201可以产生输出dout，如图4所描述的内容，经由如图12所绘示的芯片内交互连接线502的第一组的可编程交互连接线361可以传送至其交叉点开关379，其交叉点开关379可以将该输出dout经由如图12所绘示的芯片内交互连接线502的第一组的可编程交互连接线361切换至如图12所绘示的芯片内交互连接线502的第二组的可编程交互连接线361进行传送，以传送至其小型i/o电路203，其小型i/o电路203可以驱动该输出dout经由一或多条的芯片间交互连接线371的可编程交互连接线361传送至其中一个的dpiic芯片410的第一个的小型i/o电路203。针对该其中一个的dpiic芯片410，其第一个的小型i/o电路203可以驱动该输出dout经由其芯片内交互连接线的第一组的可编程交互连接线361传送至其交叉点开关379，其交叉点开关379可以将该输出dout由其芯片内交互连接线的第一组的可编程交互连接线361切换至其芯片内交互连接线的第二组的可编程交互连接线361进行传送，以传送至其第二个的小型i/o电路203，其第二个的小型i/o电路203可以驱动该输出dout经由一或多条的芯片间交互连接线371的可编程交互连接线361传送至其中一个的专用i/o芯片265的小型i/o电路203。针对该其中一个的专用i/o芯片265，其小型i/o电路203可以驱动该输出dout传送至其大型i/o电路341，以传送至位于逻辑驱动器300之外的外部电路271。用于标准商业化fpgaic芯片及高带宽内存(hbm)ic芯片的数据总线(databuses)图15为本发明实施例用于一或多个标准商业化fpgaic芯片及高速高带宽的内存(hbm)ic芯片251的多个数据总线(databuses)及用于一或多个标准商业化fpgaic芯片及高速高带宽的内存(hbm)ic芯片251的多个控制总线(controlbuses)的方块示意图，如图12、图14及图15所示，该标准逻辑驱动器300具有多个控制总线416，每一控制总线416由多个可编程交互连接线361及/或多个固定交互连接线364所构成。另外，多个可编程交互连接线361可被编程结合成为多个固定交互连接线364而成为其中之一控制总线416。另外，多个固定交互连接线364可被编程结合成为其中之一控制总线416。例如，用于标准商业化逻辑驱动器300的其中之一控制总线可使如图12所绘示的其中之一标准商业化fpgaic芯片200的输入赋能(ie)接垫221耦接至其它的标准商业化fpgaic芯片200的输入赋能(ie)接垫221。另外，其中之一控制总线416可使如图12所绘示的其中之一标准商业化fpgaic芯片200的其中之一输入选择(inputselection(is))接垫226(例如是图12中的is1接垫)耦接至其它的或每一标准商业化fpgaic芯片200的其中之一输入选择接垫226。另外，其中之一控制总线416可使如图12所绘示的其中之一标准商业化fpgaic芯片200的输出赋能(oe)接垫227耦接至其它的标准商业化fpgaic芯片200的输出赋能(oe)接垫227。另外，其中之一控制总线416可使如图12所绘示的其中之一标准商业化fpgaic芯片200的其中之一输出选择(outputselection(is))接垫228(例如是图12中的os1接垫)耦接至其它的或每一标准商业化fpgaic芯片200的其中之一输出选择接垫228。该标准商业化逻辑驱动器300具有多个芯片赋能(ce)线417，每一芯片赋能线417由多个可编程交互连接线361及/或多个固定交互连接线364所构成，且该芯片赋能线417耦接至其中之一标准商业化fpgaic芯片200的芯片赋能接垫209。另外，多个可编程交互连接线361可被编程结合成为多个固定交互连接线364而成为其中之一芯片赋能线417，用以耦接至其中之一标准商业化fpgaic芯片200的芯片赋能接垫209。另外，多个固定交互连接线364可被编程结合成为其中之一芯片赋能线417，用以耦接至其中之一标准商业化fpgaic芯片200的芯片赋能接垫209。另外，如图14及图15所示，该标准商业化逻辑驱动器300具有多个个数据总线315，每一数据总线315由多个可编程交互连接线361及/或多个固定交互连接线364所建构形成，例如，用于商品化标准逻辑驱动器300的多个个可编程交互连接线361可编程为一数据总线315，可替换方案，多个可编程交互连接线361可编程成与多个个其固定交互连接线364组合而成为其中之一其数据总线315，可替换方案，多个其固定交互连接线364可结合而成为其中之一其数据总线315。如图15所示，用于标准商业化逻辑驱动器300的其中之一数据总线315可耦接至一或多个个标准商业化fpgaic芯片200及一或多个个高速高带宽的内存(hbm)ic芯片251(图中仅显示一个)，例如，在一第一频率下，其中之一数据总线315可切换耦接至其中之一第一标准商业化fpgaic芯片200的其中之一i/o端口至其中之一第二标准商业化fpgaic芯片200的其中之一标准商业化fpgaic芯片200，该第一标准商业化fpgaic芯片200的该其中之一i/o端口可依据如图12中其中之一该第一标准商业化fpgaic芯片200的芯片赋能(ce)接垫209、输入赋能(ie)接垫221、输入选择接垫226及输入赋能(ie)接垫221的逻辑值而选择其中之一，以从其中之一数据总线315接收数据；一该第二标准商业化fpgaic芯片200的其中之一i/o端口可依据图12中其中之一该第一标准商业化fpgaic芯片200的芯片赋能(ce)接垫209、输入赋能(ie)接垫221、输入赋能(ie)接垫221及输出选择接垫228而选择其中之一，以驱动或通过数据至其中之一数据总线315。因此，在第一频率中，该第二标准商业化fpgaic芯片200的其中之一i/o端口可驱动或通过数据经由一数据总线315传送至该第一标准商业化fpgaic芯片200的其中之一i/o端口，在该第一频率中，不使用其中之一数据总线315在数据传输上，而经由所耦接的其它的标准商业化fpgaic芯片200或是经由所耦接的高速高带宽的内存(hbm)ic芯片251。如图15所示，在一第二频率下，其中之一数据总线315可切换耦接至其中之一第一标准商业化fpgaic芯片200的其中之一i/o端口至其中之一第一高速高带宽的内存(hbm)ic芯片251的其中之一i/o端口，该第一标准商业化fpgaic芯片200的该其中之一i/o端口可依据如图12中其中之一该第一标准商业化fpgaic芯片200的芯片赋能(ce)接垫209、输入赋能(ie)接垫221、输入选择接垫226及输入赋能(ie)接垫221的逻辑值而选择其中之一，以从其中之一数据总线315接收数据；一该第一高速高带宽的内存(hbm)ic芯片251的其中之一i/o端口可被选择去驱动或通过数据至其中之一数据总线315。因此，在第二频率中，该第一高速高带宽的内存(hbm)ic芯片251的其中之一i/o端口可驱动或通过数据经由一数据总线315传送至该第一标准商业化fpgaic芯片200的其中之一i/o端口，在该第二频率中，不使用其中之一数据总线315在数据传输上，而经由所耦接的其它的标准商业化fpgaic芯片200或是经由所耦接的高速高带宽的内存(hbm)ic芯片251。另外，如图15所示，在一第三频率下，其中之一数据总线315可切换耦接至其中的第一标准商业化fpgaic芯片200的该其中之一i/o端口至其中的该第一高速高带宽的内存(hbm)ic芯片251的其中之一i/o端口，该第一标准商业化fpgaic芯片200的该其中之一i/o端口可依据如图12中其中之一该第二标准商业化fpgaic芯片200的芯片赋能(ce)接垫209、输入赋能(ie)接垫221、输出选择接垫228及输入赋能(ie)接垫221的逻辑值而选择其中之一，以驱动或通过数据至其中之一该数据总线315；一该第一高速高带宽的内存(hbm)ic芯片251的其中之一i/o端口可被选择从其中之一该数据总线315接收数据。因此，在第三频率中，该标准商业化fpgaic芯片200的其中之一i/o端口可驱动或通过数据经由一数据总线315传送至该高速高带宽的内存(hbm)ic芯片251的其中之一i/o端口，在该第三频率中，不使用其中之一数据总线315在数据传输上，而经由所耦接的其它的标准商业化fpgaic芯片200或是经由所耦接的高速高带宽的内存(hbm)ic芯片251。如图15所示，在一第四频率下，其中之一数据总线315可切换耦接至其中之一高速高带宽的内存(hbm)ic芯片251的其中之一i/o端口至其中之一第二高速高带宽的内存(hbm)ic芯片251的其中之一i/o端口，该第二高速高带宽的内存(hbm)ic芯片251被选择而驱动或通过数据至其中之一数据总线315接收数据；一该第一高速高带宽的内存(hbm)ic芯片251的其中之一i/o端口可被选择从其中之一数据总线315来接收数据。因此，在第四频率中，该第二高速高带宽的内存(hbm)ic芯片251的其中之一i/o端口可驱动或通过数据经由一数据总线315传送至该第一高速高带宽的内存(hbm)ic芯片251的其中之一i/o端口，在该第四频率中，不使用其中之一数据总线315在数据传输上，而经由所耦接的其它的标准商业化fpgaic芯片200或是经由所耦接的高速高带宽的内存(hbm)ic芯片251。用于向内存单元下载数据的算法图16为本发明实施例在一标准商业化fpgaic芯片内进行编程及操作的算法方块示意图，如图16所示，在图14中所绘示的该标准商业化逻辑驱动器300内的每一标准商业化fpgaic芯片200包括三个非挥发性内存方块466、467及468，每一个非挥发性内存方块466、467及468由图8a至图8f、图9a至图9h、图10a至图10i或图11a至图11f中的非挥发性内存870、880或907(亦即是配置编程内存单元(configurationprogrammingmemory(cpm)cells))矩阵所构成，例如是图14中所绘示的标准商业化逻辑驱动器300内的nvmic芯片250的配置编程内存(cpm)单元，或是例如图14中所绘示的标准商业化逻辑驱动器300之外的电路中的配置编程内存(cpm)单元。在该非挥发性内存方块466内的非挥发性内存870、880或907用于保存或储存如图4中的原始结果值或编程码或是用于保存或储存如图7中用于交叉点开关379的编程码，亦即是配置编程内存(cpm)数据，该原始结果值或编程码(亦即是配置编程内存(cpm)数据)可从每一标准商业化fpgaic芯片200之外的电路474的配置编程内存(cpm)单元经由在每一标准商业化fpgaic芯片200的一i/o缓冲器方块473中如图3b所给绘示的多个小型i/o电路203，传送通过至非挥发性内存方块466中的非挥发性内存870、880或907(亦即是配置编程内存(cpm)单元)，以将该原始结果值或编程码储存或保存在该非挥发性内存方块466内的非挥发性内存870、880或907内，亦即是配置编程内存(cpm)单元。，如图16所示，在该非挥发性内存方块467内的非挥发性内存870、880或907内，亦即是配置编程内存(cpm)单元，用以保存或储存用于图4中的查找表(lut)210”的立即-预先自我配置结果值(immediately-previouslyself-configuredresultingvalues)”或用于图7中交叉点开关379的编程码，亦即是配置编程内存(cpm)数据。在该非挥发性内存方块468内的非挥发性内存870、880或907内，亦即是配置编程内存(cpm)单元，用以保存或储存用于图4中的可编程逻辑区块(lb)的查找表(lut)210”的立即-现有自我配置结果值(immediately-currentlyself-configuredresultingvalues)”或用于图7中交叉点开关379的编程码，亦即是配置编程内存(cpm)数据。如图16所示，每一该标准商业化fpgaic芯片200可包括如图8a至图8f、图9a至图9h、图10a至图10i或图11a至图11f中的感应放大器666，每一感应放大器666用以感测保存或储存在非挥发性内存区块466、467及468(亦即是配置编程记忆(cpm)单元)的其中之一个中的非挥发性内存单元870、880或907的其中之一个中的配置编程内存(cpm)数据，以产生输出”out”耦接至缓冲区块469，举例而言，每一该标准商业化fpgaic芯片200可包括一控制区块470，用以(1)经由在i/o缓冲区块471及/或473中的小型i/o电路203发送控制命令(或指令)至每一该标准商业化fpgaic芯片200之外的电路，及/或(2)经由经由在i/o缓冲区块471及/或473中的小型i/o电路203接收从每一该标准商业化fpgaic芯片200之外的电路来的控制命令(或指令)，另外，该控制区块470用以发送控制命令(或指令)至缓冲区块469(1)以逐一依序的保存、储存或记录感应放大器666的输出”out”，以及(2)以产生平行的输出至用于如图4内可编程逻辑区块(lb)201的查找表(lut)201的内存单元490中的确定群组(determinedgroup)内(亦即是配置编程内存(cpm)单元)，以及/或是输出至用于在一开关区块472中如图7所绘示的交叉点开关379的内存单元362(亦即是配置编程内存(cpm)单元)，储存该配置编程内存(cpm)数据的一组内存单元490耦接至一可编程逻辑区块(lb)201的多任务器211的第一组输入，用以定义如图4中可编程逻辑区块(lb)201的功能，储存该配置编程内存(cpm)数据的一组内存单元490耦接至在该开关区块472中如图7所绘示的交叉点开关379，以编程该交叉点开关379。如图16所示，一数据信息内存(datainformationmemory(dim))可从每一标准商业化fpgaic芯片200之外的电路475的数据信息内存(dim)单元经由每一标准商业fpgaic芯片200的i/o缓冲区块471中如图3b所绘示的小型i/o电路203通过至可编逻辑区块(lb)201的第二组多任务器211，其中数据信息内存(dim)单元例如是如图14中所绘示的标准逻辑驱动器300中hbmic芯片251的sram或dram单元。另外，该可编程逻辑区块(lb)201的多任务器211可产生其输出经由i/o缓冲区块471中如图3b所绘示其中之一小型i/o电路203传送至每一标准商业化fpgaic芯片200之外的电路475的数据信息内存(dim)单元，其中数据信息内存(dim)单元例如是如图14中所绘示的标准逻辑驱动器300中hbmic芯片251的sram或dram单元。在开关区块472中的交叉点开关379可通过一数据信息内存(dim)流传送至每一标准商业化fpgaic芯片200之外的电路475的数据信息内存(dim)单元。如图16所示，用于数据信息内存(dim)流的数据保存或储存在hbmic芯片中的sram单元或dram单元(例如是数据信息内存(dim)单元)内，而且可备份或储存在如图14中所绘示的标准商业化逻辑驱动器300中nvmic芯片250内或是可备份或储存在如图14中所绘示的标准商业化逻辑驱动器300之外的电路，因此，当标准商业化逻辑驱动器300的电源供应被关闭时，储存在nvmic芯片250中用于数据信息内存(dim)流的数据可被保留/保持。用于如图4中可编程逻辑区块(lb)201的人工智能(ai)、机器学习或深度学习、现有的运算操作(currentoperation)(“现有的运算操作”例如是and逻辑操作)的重新配置可经由重新配置如图4中用于查找表(lut)210的内存单元490内的该结果值或编程码(亦即是配置编程内存(cpm)数据)进行自我重新配置至另一运算操作(例如是nand操作)，图7中交叉点开关379的现有开关状态可经由重新配置在内存单元362中的该编程码(亦即是配置编程内存(cpm)数据)进行自我重新配置至另一开关状态。在内存单元490及362内的现有自我重新配置结果值或编程码(亦即是配置编程内存(cpm)数据)可经由缓冲区块469通过至在非挥发性内存区块468内的非挥发性内存单元870、880或907(亦即是配置编程内存(cpm)单元)，然后保存或储存在非挥发性内存区块468内的非挥发性内存单元870、880或907内。另外，储存在内存单元490及362内的该立即-预先自我配置结果值或编程码(亦即是配置编程内存(cpm)数据)可经由缓冲区块467通过至在非挥发性内存区块468内的非挥发性内存单元870、880或907内，然后保存或储存在非挥发性内存区块467内的非挥发性内存单元870、880或907内。另外，该原始结果值或编程码、立即-预先自我配置结果值或编程码、立即-现有自我配置结果值或编程码可经由该i/o缓冲区块473中如图3b所绘示的多个小型i/o电路203，从相对应非挥发性内存区块466、467及468内非挥发性内存单元870、880或907通过至每一该标准商业化fpgaic芯片200之外的电路474的配置编程内存(cpm)单元，该配置编程内存(cpm)数据(亦即是如图4中用于查找表(lut)210的结果值或编程码，或是如图7中用于交叉点开关379的编程码)可从每一该标准商业化fpgaic芯片200之外的电路474配置编程内存(cpm)单元经由该i/o缓冲区块473中如图3b所绘示的多个小型i/o电路203，从每一该标准商业化fpgaic芯片200之外的电路474的配置编程内存(cpm)单元通过(传送)至该非挥发性内存区块467及468的任一个内的非挥发性内存单元870、880或907，以保存或储存在该非挥发性内存区块467及468的任一个内的非挥发性内存单元870、880或907中，使该可编程逻辑区块(lb)201及/或该交叉点开关379进行重新配置(reconfigure)。因此，如图16所示，对于图14内每一标准商业化逻辑驱动器300，当电源开启时，每一标准商业化fpgaic芯片200可重新下载配置编程内存(cpm)数据至每一该标准商业化fpgaic芯片200的内存单元490及362中，该重新下载配置编程内存(cpm)数据保存或储存在每一该标准商业化fpgaic芯片200内三个非挥发性内存区块466、467及468其中之一个的中的非挥发性内存单元870、880或907内，在操作期时，每一该标准商业化fpgaic芯片200可重设以重新下载配置编程内存(cpm)数据至每一该标准商业化fpgaic芯片200的内存单元490及362中，该配置编程内存(cpm)数据保存或储存在每一该标准商业化fpgaic芯片200内三个非挥发性内存区块466或467的中的非挥发性内存单元870、880或907内。半导体制程的规格说明图17为本发明实施例半导体芯片的剖面示意图。如图17所示，如图14所绘示的标准商业化fpgaic芯片200、dpiic芯片410、专用i/o芯片265、专用控制芯片260、nvmic芯片250、dramic芯片321、hbmic芯片251、gpu芯片269a及cpu芯片269b皆具有半导体晶100结构，其结构如下说明，此半导体芯片100包括(1)一半导体基板2，例如是硅基板或硅晶圆、砷化镓(gaas)基板、砷化镓基板、硅锗(sige)基板、硅锗基板、绝缘层上覆硅基板(soi)；(2)多个半导体元件4位于半导体基板2的半导体元件区域上；(3)一第一交互连接线结构(firstinterconnectionschemein,onorofthechip(fisc))20位于半导体基板2(或芯片)表面上或含有晶体管层表面上，其中第一交互连接线结构20具有一或多个交互连接线金属层6及一或多个绝缘介电层12，该交互连接线金属层6耦接至半导体元件4且位于二层相邻的绝缘介电层12之间或是该绝缘介电层12位于二层交互连接线金属层6之间；(4)一保护层14位于fisc20上方，其中fisc20的多个第一金属接垫分别位于保护层14的多个开口14a的底部；(5)用于芯片的第二交互连接线结构(secondinterconnectionscheme29forachip(sisc))29可选择性地位于保护层14上，该sisc29具有一或多个交互连接线金属层27及一或多个聚合物层42，其中该聚合物层42位于二层交互连接线金属层27之间，该交互连接线金属层27经由该开口14a耦接至fisc20的该第一金属接垫，该聚合物层42可位于最底层的一交互连接线金属层27的下方或是位于最底层的一交互连接线金属层27的上方，其中该sisc29的多个第二金属接垫位于最顶层聚合物层42内的多个开口42a的底部；及(6)多个微型金属凸块或微型金属柱34在sisc29的第二金属接垫上，或者，若半导体芯片100上没有sisc29时，该些微型金属凸块或微型金属柱34则位于fisc20的该些第一金属接垫上。如图17所示，该半导体元件4可包括一内存单元、一逻辑运算电路、一被动元件(例如是一电阻、一电容、一电感或一过滤器或一主动元件，其中主动元件例如是p-信道金属氧化物半导体(mos)元件、n-信道mos元件，半导体元件4可组成如图12中所绘示的可编程逻辑区块(lb)201的多任务器211、用于可编程逻辑区块(lb)201的查找表210的内存单元490、用于交叉点开关及小型i/o电路203的内存单元362，该半导体元件4组成的电子元件(多任务器211、内存单元490、内存单元362)可用于图14所绘示的每一标准商业化fpgaic芯片200。该半导体元件4可组成如图13所绘示的用于小型i/o电路203及交叉点开关379的内存单元362，该半导体元件4组成的电子元件(内存单元362)可用于图14所绘示的dpiic芯片410，该半导体元件4可组成如图14中所绘示的用于每一专用i/o芯片265的大型i/o电路341及小型i/o电路203。该半导体元件4可组成如图16中所绘示的控制区块417及i/o缓冲区块473。如图17所示，该fisc20的每一交互连接线金属层6可包括：(1)一铜层24，此铜层24低的部分位于其中之一低的绝缘介电层12的开口内，此绝缘介电层12例如是厚度介于2纳米奈米(nm)至200nm之间的氧化碳硅(sioc)层，绝缘介电层12高的部分位于其中之一低的的绝缘介电层12上且绝缘介电层12高的部分的厚度介于3nm至500nm之间，而且铜层24也位于其中之一高的绝缘介电层12中的开口内；(2)一黏着层18位于该铜层24每一低的部分的侧壁及底部上，以及位于该铜层24每一高的部分的侧壁及底部上，此黏着层18的材质例如是钛或氮化钛且其厚度介于1nm至50nm之间；及(3)一种子层22位于该铜层24与该黏着层18之间，该其中种子层22的材质例如是铜。该铜层24具有一上表面大致上与其中之一高的绝缘介电层12的上表面共平面。如图17所示，该保护层14包含/包括一氮化硅层、一氮氧化硅(sion)层或一碳氧化硅(sicn)层，此保护层14的厚度例如是大于0.3微米(μm)，保护层14用于保护半导体元件4及交互连接线金属层6免于受到来自于外部环境中的水气或污染，例如是钠游离粒子。在该保护层14内的每一开口14a的横向尺寸(由上视图量测)介于0.5μm至20μm之间。如图17所示，该sisc29的每一交互连接线金属层27可包括：(1)厚度介于0.3μm至20μm之间的铜层40，此铜层40的低的部分位于其中之一聚合物层42的多个开口内，而铜层40的高的部分位于其中之一聚合物层42上，此铜层40的高的部分的厚度介于0.3μm至20μm之间；(2)厚度介于1nm至50nm之间的一黏着层28a位于每一铜层40的低的部分的侧壁及底部及位于每一铜层40的高的部分的底部，其中该黏着层28a的材质例如是钛或氮化钛；及(3)材质例如是铜的一种子层28b位于该铜层40与该黏着层28a之间，其中该铜层40的高的部分的侧壁未被该黏着层28a覆盖。如图17所示，每一微型金属凸块或微型金属柱34具有数种型式，第一种型式的微型金属凸块或微型金属柱34可包括：(1)厚度介于1nm至50nm之间的一黏着层26a位于sisc29的第二金属接垫上，或者，若半导体芯片100上没有sisc29时，该黏着层26a则会位于fisc20的第一金属接垫上；(2)材质例如是铜的一种子层26b位于该黏着层26a上；及(3)厚度介于1μm至60μm之间的一铜层32位于该种子层26b上。另外第二种型式的微型金属凸块或微型金属柱34可包括如上述的该黏着层26a、种子层26b及铜层32，以及更包括如图19a所绘示的一含锡金属的焊料层33位于该铜层32上，此焊料层33的材质例如是锡-银合金且其厚度介于1μm至50μm之间。逻辑驱动器扇出型交互连接线结构(fan-outinterconnectionschemeoflogicdrive(foisd))的实施例一或多个如图17中的半导体芯片100可使用一扇出交互连接线技术(fan-outinterconnectiontechnology(foit))进行封装，为了达到扇出交互连接线的目的，该半导体芯片100可接合在一逻辑驱动器的一扇出交互连接线结构上，此扇出交互连接线结构可提供用于半导体芯片100扇出连接以及位于二半导体芯片100之间的高密度交互连接线。图18a及图18b为本发明实施例逻辑驱动器的扇出型交互连接线结构剖面示意图，如图18a及图18b所示，该扇出型交互连接线结构包括一暂时基板(t-sub)590(其材质例如是硅基板或玻璃基板)及一牺牲粘黏合层591形成在该暂时基板590上，该牺牲黏合层591可让该暂时基板590容易从foisd上剥离或松开。该牺牲黏合层591材质例如是光热转换(lthc)的材料，经由印刷或旋涂方式形成在暂时基板590上，然后加热使其硬化成厚度大约1微米或厚度介于0.5微米至2微米之间。该lthc材质可以是在溶剂混合物中含有炭黑和粘合剂的液体油墨。如图18a及图18b所示，一逻辑驱动器的扇出型交互连接线结构592(foisd)可形成在牺牲黏合层591上，foisd592的说明及规格可参考如图17中的sisc29，foisd592可包括如图17所绘示的一或多个交互连接线金属层27及位于二相邻交互连接线金属层27之间的一或多个聚合物层42、位于其中之一最底部的接线金属层27下方或是位于其中之一最高的接线金属层27上方，其中该foisd592的多个第三金属接垫位于最顶端聚合物层42中多个开口42a的底部。如图18a所示，如图17所绘示的第一型微型金属凸块或微型金属柱34可形成在该foisd592的第一组第三金属接垫上，以及多个聚合物穿孔金属栓塞(throughpackagevias(tpvs))582可形成在该foisd592的第二组第三金属接垫上。每一微型金属凸块或微型金属柱34的黏着层26a形成在foisd592的第一组第三金属接垫上。每一tpvs582可包括：(1)如图17中的一黏着层26a在foisd592的第二组第三金属接垫上；(2)如图17中的一种子层26b在该黏着层26a上；及(3)厚度介于5μm至300μm之间的一铜层位于该种子层26b上。在foisd592的第二组第三金属接垫上的每一tpvs582的高度大于在foisd592的第一组第三金属接垫上的微型金属凸块或微型金属柱34的高度。另外，如图18b所示，如图17中所绘示的多个第一型微型金属凸块或微型金属柱34形成在foisd592的全部第三金属接垫上，以及多个tpvs582形成在foisd592的第三金属接垫上的型微型金属凸块或微型金属柱34上，每一型微型金属凸块或微型金属柱34的黏着层26a形成在foisd592的第三金属接垫上。每一tpvs582包括厚度介于5μm至300μm之间的铜层位于foisd592的第三金属接垫上的一些微型金属凸块或微型金属柱34的铜层32上。芯片至foisd封装结构(chip-to-foisdassembly)图19a至图19b为本发明实施例用于逻辑驱动器的芯片封装制程剖面示意图，首先，如图19a所示，每一如图17中所绘示的半导体芯片100的第二型微型金属凸块或微型金属柱34可接合至在foisd592上的第一型微型金属凸块或微型金属柱34上。如图19a所示，每一半导体芯片100的第二型微型金属凸块或微型金属柱34接合至foisd592的第一型微型金属凸块或微型金属柱34，例如，每一半导体芯片100的第二型微型金属凸块或微型金属柱34的含锡焊料层33接合在foisd592上的第一型微型金属凸块或微型金属柱34的铜层32上，以形成如图19b中的多个接合接点563，其中每一半导体芯片100的每一第二型微型金属凸块或微型金属柱34的铜层32厚度大于在foisd592上第一型微型金属凸块或微型金属柱34的铜层32厚度。接着，一底部填充材料(underfill)564可填入位于每一半导体芯片100与foisd592之间的间隙中，以包覆该接合接点563。接着，一聚合物层565(例如是树脂)可填入至在二相邻半导体芯片100之间的间隙中、可填入二相邻tpvs582之间的间隙中以及覆盖每一半导体芯片的背面及每一tpvs582的顶端；接着，以机械研磨或抛光制程去除聚合物565顶部及一或多个半导体芯片100的顶部直到每一tpvs582的顶端表面被曝露出。接着，暂时基板590可从foisd592上被松开或剥落，举例而言，该牺牲接合层591的材质为lthc时而暂时基板590为玻璃基板时，可使用例如是波长约在1064nm、输出功率介于20瓦至50瓦之间及焦点处的光斑尺寸为0.3nm的yag雷射，从该暂时基板590的背面通过至牺牲接合层591以8.0m/s(公尺/秒)的速度扫瞄该牺牲接合层591，导致牺牲结合层591可以被分解，因此暂时基板590可以容易地从牺牲结合层591松开或剥落，接着，一黏着剂剥离带(未示出)可以附着到牺牲粘合层591的背面，接着，经由拉扯黏着剂剥离带将牺牲接合层591可从该foisd592上松开或剥落，因此，对于foisd592，在最底层的聚合物层51中最底部的交互连接线金属层27的每一金属栓塞27a被曝露出，用以作为一第四金属接垫，也就是最底层的交互连接线金属层27的黏着层28a在接合的表面上被曝露出。接着一聚合物层585形成在foisd592的底部表面上，且在聚合物层585中的多个开口可曝露出foisd592的第四金属接垫。接着，多个金属凸块570可形成在foisd592的第四金属接垫上。接着，多个金属凸块570可有数种型式，第一种型式的金属凸块570可包括：(1)厚度介于1nm至200nm之间的一黏着层566a位于foisd592的最底层的交互连接线金属层27的黏着层28a上；(2)；(2)材质例如是铜的一种子层566b位于该黏着层566a上(下方)；及(3)厚度介于1μm至50μm之间的一铜层568位于该种子层566b上(下方)。另外第二种型式的金属凸块570可包括如上述的该黏着层566a、种子层566b及铜层568，以及更包括含锡金属的焊料层569位于该铜层56上(下方)，此焊料层569的材质例如是锡-银合金且其厚度介于1μm至50μm之间。接着多个金属凸块578(例如是含锡焊料层)可选择性地形成在tpvs582的顶端表面上。另外，图20为本发明用于逻辑驱动器的一芯片封装剖面示意图，如图18a、图18b、图19b及图20所不，在执行如图19b中机械研磨或抛光程序后，并且在剥离该暂时基板590之前，如图20中所绘示用于逻辑驱动器300的一背面金属交互连接线结构(backsidemetalinterconnectionschemeforthefoitlogicdrive,bisd)79可形成在半导体芯片100之上或上方、聚合物层565之上或在tpvs582上，bids79的说明及规格可参阅图17中sisc29的说明及规格。该bisd79可包括一或多个交互连接线金属层27及一或多个聚合物层42，其中该交互连接线金属层27耦接至tpvs582，而每一该聚合物层42位于二相邻交互连接线金属层77之间、位于最底部的一交互连接线金属层77的下方及位于最顶端的一交互连接线金属层77的上方，其中bisd79的多个第五接垫位于最顶端的一聚合物层42中多个开口42a的底部。接着，如图20所示，多个金属凸块583可选择性地形成在bisd79的第五金属接垫上，该金属凸块583的说明及规格可参考图19b中金属凸块570的说明及规格。图21为本发明实施例中一金属平面的上视图，如图21所示，如图20中所绘示的bisd79的其中的一交互连接金属层27可包括二个金属平面27c及27d，该二金属平面27c及27d用以作为电源平面及接地平面，其中金属平面27c及金属平面27d的厚度例如介于5μm介于50μm之间、介于5μm至30μm之间、介于5μm至20μm之间或介于5μm至15μm之间，或厚度大于或等于5μm、10μm、20μm或30μm，金属平面27c及金属平面27d可设置成交错或交叉型式，例如可设置成叉形(forkshape)的型式，也就是每一金属平面27c及金属平面27d具有多个平行延伸部及连接该些平行延伸部的一纵向连接部，其中之一的金属平面27c及金属平面27d的水平延伸部可排列在其中的另一个的二相邻的水平延伸部之间。接着，如图20所示，如图19b中的该暂时基板590及牺牲接合层591可从foisd592上剥落，接着如图19b中的聚合物层585及金属凸块570可形成在foisd592的第四接垫上。用于foit逻辑驱动器的pop(package-on-package)封装或堆栈封装图22为本发明实施例的pop封装剖面示意图，如图22所示，如图20所绘示的多个逻辑驱动器300可堆栈接合在一起，上面的一个逻辑驱动器300的金属凸块570接合至下面的一个逻辑驱动器300的bisd79的第五金属接垫，及一底部填充材料(underfill)114可填入上面的逻辑驱动器300与下面的逻辑驱动器300之间的间隙中并且包覆在其二者之间的金属凸块570，最底部的逻辑驱动器300的金属凸块570接合至位于一电路基板113表面的多个金属接垫109，及底部填充材料(underfill)114可填入至最底部的逻辑驱动器300与该电路基板113之间并且包覆在二者之间的金属凸块570，多个焊料锡球325可形成在电路基板113的背部表面。逻辑驱动器的演变和重构(或重新配置)图23绘示根据本申请案实施例中逻辑驱动器的演变/重构算法或流程图。请参见图23，逻辑驱动器300的状态(s)由下列因素所决定：一整体单元(iu)、逻辑状态(l)、配置编程内存(cpm)状态及数据信息内存(dim)状态。逻辑驱动器300所进行的演变/重构算法的步骤如下所述：在步骤s321中，在第(n-1)次的事件(en-1)经历之后及在经历第n次的事件(en)之前，逻辑驱动器300是处在第(n-1)次的状态sn-1(iun-1,ln-1,cpmn-1,dimn-1)，其中n为正整数，亦即为1、2、3、…或n。在步骤s322中，当逻辑驱动器300或位于逻辑驱动器300的外部的机器、装置或系统在经历第n次的事件(en)的事件时，会感测或侦测第n次的事件(en)的事件以产生第n次的信号(fn)，经感测或侦测到的信号(fn)会输入至逻辑驱动器300。逻辑驱动器300的fpgaic芯片200会根据第n次的信号(fn)进行处理及运算以产生第n次的结果数据(drn)，并将第n次的结果数据(drn)输出以储存在逻辑驱动器300的数据信息内存(dim)单元中，例如为hbmic芯片251中。在步骤s323中，数据信息内存(dim)单元可以储存第n次结果数据(drn)，并演变成第n次结果数据(drn)的数据信息内存(dim)状态，亦即为dimrn。在步骤s324中，逻辑驱动器300的fpgaic芯片200或是其他例如为图14所绘示的专用控制芯片260、gpu芯片269a及/或cpu芯片269b的控制、处理或运算ic芯片可以将第n次结果数据(drn)与第(n-1)次结果数据(dr(n-1))进行比较，亦即将dimrn与dimn-1进行比较，以发现它们之间的改变，并计算在数据信息内存(dim)单元中dimrn与dimn-1之间数据信息内存(dim)有改变的数目(mn)。在步骤s325中，逻辑驱动器300的fpgaic芯片200或是其他的控制、处理或运算ic芯片可以比较该数目(mn)与一预设标准(mc)，藉以决定逻辑驱动器300是要进行演变的骤或是重构的步骤。请参见图23，当该数目(mn)大于或等于该预设标准(mc)时，则该事件en是认为是大事件，将会继续步骤s326a，亦即为重构的步骤。当该数目(mn)小于该预设标准(mc)时，则该事件en并不认为是大事件，将会继续步骤s326b，亦即为演变的步骤。在步骤s326a中，逻辑驱动器300可以进行重构的步骤，以产生新的配置编程内存状态(数据)，亦即为cpmcn。举例而言，根据dimrn的第n次结果数据(drn)，可以产生新的真值表，并转换成新的配置编程内存状态(cpmcn)。该配置编程内存(cpmcn)的数据会加载至逻辑驱动器300的fpgaic芯片200，以编程位于其中的如同7所示的可编程交互连接线361及/或如图4所示的查找表210。在该重构步骤之后，在步骤s327中，逻辑驱动器300处在新的状态scn(iucn,lcn,cpmcn,dimcn)，由下列因素所决定：新状态的iucn、lcn、cpmcn及dimcn。在步骤s330中，该新状态scn(iucn,lcn,cpmcn,dimcn)会被定义成逻辑驱动器300在经过大事件en后的最终状态sn(iun,ln,cpmn,dimn)。在步骤s326b中，逻辑驱动器300可以进行演变的步骤。逻辑驱动器300的fpgaic芯片200或是其他的控制、处理或运算ic芯片可以藉由加总全部的数目(mn’s)而获得所累加出的数目(mn)，其中当没有大事件发生时，n是由1到n；当最后一次大事件事发生在第r次的事件er时，n是由(r+1)到n，其中r为正整数。在步骤s328中，逻辑驱动器300的fpgaic芯片200或是其他的控制、处理或运算ic芯片可以比较该数目(mn)与该预设标准(mc)。当该数目(mn)大于或等于该预设标准(mc)时，将会继续步骤s326a，亦即为该重构的步骤。当该数目(mn)小于该预设标准(mc)时，将会继续步骤s326b，亦即为演变的步骤。在步骤s329中，逻辑驱动器300处在演变的状态sen(iuen,len,cpmen,dimen)，其中在第(n-1)次的事件之后，逻辑状态(l)及配置编程内存(cpm)状态并未产生改变，亦即逻辑状态(len)相同于逻辑状态(ln-1)，配置编程内存状态(cpmen)相同于配置编程内存状态(cpmn-1)，而数据信息内存状态(dimen)相同于数据信息内存状态(dimrn)。在步骤s330中，经演变步骤后的状态sen(iuen,len,cpmen,dimen)会被定义成逻辑驱动器300在经过演变事件en后的最终状态sn(iun,ln,cpmn,dimn)。请参见图23，在第(n+1)次的事件(en+1)时，可以重复步骤s321至步骤s330。在重构步骤s326a中，会产生新的状态iucn及dimcn，其包括(i)会重构整体单元(iu)及/或(ii)进行浓缩或精实化的过程，如下所述：i.重构整体单元(iu)：fpgaic芯片200在进行重构步骤时，会重构整体单元(iu)成一整体单元(iu)状态，每一整体单元(iu)状态可由多个整体单元(iu)所定义。每一整体单元(iu)涉及一特定的逻辑功能，可由多个配置编程内存(cpm)状态及数据信息内存(dim)状态所定义。在重构步骤中，会改变(1)在整体单元(iu)状态中，整体单元(iu)的数目，以及(2)在每一该些整体单元(iu)中，配置编程内存(cpm)状态及数据信息内存(dim)状态的数目及内容。在重构步骤中，会重配置原配置编程内存(cpm)的数据及数据信息内存(dim)的数据在不同的地址中，或是(2)储存新的配置编程内存(cpm)的数据或新的数据信息内存(dim)的数据在储存原配置编程内存(cpm)的数据的地址中或是在储存原数据信息内存(dim)的数据的地址中，或是亦可以储存在新的地址中。如果存在类似或相同的配置编程内存(cpm)的数据或是数据信息内存(dim)的数据，在重构步骤之后，可以将它们从配置编程内存(cpm)或数据信息内存(dim)的内存单元中去除，并且可以储存在逻辑驱动器300的外部的远程内存单元中(及/或储存在如图14所示的逻辑驱动器300的nvmic芯片250的nand闪存单元中)。针对类似或相同的配置编程内存(cpm)的数据或是数据信息内存(dim)的数据，可以建立下列的标准：(1)在逻辑驱动器300的外部的装置/系统(及/或逻辑驱动器300的fpgaic芯片200或是其他例如为图14所绘示的专用控制芯片260、gpu芯片269a及/或cpu芯片269b的控制、处理或运算ic芯片)可以确认数据信息内存(dim)的数据(dimn)，并从储存在逻辑驱动器300的hbmic芯片251的sram或dram单元及nvmic芯片250的nand闪存单元中的全部相同的配置编程内存(cpm)的数据或数据信息内存(dim)的数据中仅保留其中一份，并且在重构步骤之后，可以将其他全部相同的数据从配置编程内存(cpm)单元中或是数据信息内存(dim)单元中去除，其中相同的数据亦可以储存在逻辑驱动器300的外部的远程内存单元中(及/或储存在逻辑驱动器300的nvmic芯片250的nand闪存单元中)；及/或(2)在逻辑驱动器300的外部的装置/系统(及/或逻辑驱动器300的fpgaic芯片200或是其他例如为图14所绘示的专用控制芯片260、gpu芯片269a及/或cpu芯片269b的控制、处理或运算ic芯片)可以确认数据信息内存(dim)的数据(dimn)，以找出类似储存在该些内存单元中的数据(例如为相异程度在x％之内的类似度，其中x可以是等于或小于2、3、5或10)，并从储存在逻辑驱动器300的hbmic芯片251的sram或dram单元及nvmic芯片250的nand闪存单元中的全部类似的配置编程内存(cpm)的数据或数据信息内存(dim)的数据中仅保留其中一份或两份，并且在重构步骤之后，可以将其他全部类似的数据从配置编程内存(cpm)单元中或是数据信息内存(dim)单元中去除，其中类似的数据亦可以储存在逻辑驱动器300的外部的远程内存单元中(及/或储存在逻辑驱动器300的nvmic芯片250的nand闪存单元中)；或者，可以根据全部类似的内存数据(配置编程内存(cpm)的数据或数据信息内存(dim)的数据)产生一代表性内存数据，以保存在逻辑驱动器300的hbmic芯片251的sram或dram单元及nvmic芯片250的nand闪存单元的配置编程内存(cpm)单元或数据信息内存(dim)单元中，并且在重构步骤之后，可以将其他全部类似的数据从配置编程内存(cpm)单元中或是数据信息内存(dim)单元中去除，其中类似的数据亦可以储存在逻辑驱动器300的外部的远程内存单元中(及/或储存在逻辑驱动器300的nvmic芯片250的nand闪存单元中)。ii.学习程序逻辑驱动器300更提供学习程序的能力，依据sn(iun,ln,cpmn,dimn)执行一算法以选择或屏蔽(记忆)在逻辑驱动器300中hbmic芯片251中的cpm、sram单元的dim或dram单元的dim，或是在记忆驱动器300中nvmic芯片250中的nand闪存单元中有用的、重大的(有意义的)的及重要的单元ius、逻辑ls、cpms及dims以及忘记没有用的、不重大的或不重要的单元、逻辑ls、cpms及dims，在重配置之后从cpm或dim内存单元移除所有其它相同的记忆，其中相同的记忆可储存在逻辑驱动器300之外的外部设备的远程储存记忆单元中(及/或储存在逻辑驱动器300中的nvmic芯片250内的nand闪存)，选择或筛选算法可依据给定的统计方法(givenstatisticalmethod)，例如依据在之前n个事件中使用完整单元(integralunitsius)、逻辑ls、cpms及dims的频率，或例如一逻辑闸的逻辑功能没有频繁的使用，此时该逻辑闸可被使用于另不同的功能，另一例子，可使用贝叶斯推理(bayesianinference)的方法，以在学习sln(iuln,lln,cpmln,dimln).之后产生该逻辑驱动器的一新状态。图24为本发明实施例用于一标准商业化逻辑驱动器重构(或重新配置)的二表格，对于配置编程记忆状态cpm(i,j,k)，其下标中的”i”代表”i”组配置编程记忆状态，下标中的”j”代表地址而”k”代表储存数据，对于一数据信息记忆状态dim(a,b,c)，其中下标中的”a”代表”a”组数据信息记忆，下标中的”b”代表储存数据的地址，而”c”代表数据信息记忆。如图24所示，在重构(或重新配置)之前，该标准商业化逻辑驱动器300在e(n-1)的事件(event)中可包括三个完整的单元iu(n-1)a,iu(n-1)b及iu(n-1)c，其中该完整的单元iu(n-1)a,可依据一配置编程记忆状态cpm(a,1,1)及储存数据信息记忆状态dim(a,1,1’)及dim(a,2,2’)执行一逻辑状态l(n-1)a，该完整的单元iu(n-1)b可依据一配置编程记忆状态cpm(b,2,2)、cpm(b,3,3)及储存数据信息记忆状态dim(b,3,3’)及dim(b,4,4’)执行一逻辑状态l(n-1)b，该完整的单元iu(n-1)c可依据一配置编程记忆状态cpm(c,4,4)及储存数据信息记忆状态dim(c,5,5’)、dim(c,6,6’)及dim(c,7,6’)执行一逻辑状态l(n-1)c，在重构(或重新配置)期间，在en事件中该标准商业化逻辑驱动器可包括4个完整的单元iucne、iucnf、iucng及iucnh，该完整的单元iucne可依据一配置编程记忆状态cpmc(e,1,1及储存数据信息记忆状态dimc(e,1,1’)及dimc(e,2,2’)执行一逻辑状态lcne，该完整的单元iucnf可依据一配置编程记忆状态cpmc(f,2,4)、cpmc(f,3,5)及储存数据信息记忆状态dimc(f,3,8’)、dimc(f,4,9’)及dimc(f,5,10’)执行一逻辑状态lcnf，该完整的单元iucng可依据一配置编程记忆状态cpmc(g,4,2)、cpmc(g,5,5)及储存数据信息记忆状态dimc(g,6,11’)及dimc(g,8,5’)执行一逻辑状态lcng，该完整的单元iucnh可依据一配置编程记忆状态cpmc(h,6,6)及储存数据信息记忆状态dimc(h,9,6’)执行一逻辑状态lcnh。比较重构(或重新配置)之前的状态与重构(或重新配置)期间的状态，原本储存在cpm地址”4”的cpm数据”4”在重构(或重新配置)期间保持储存在cpm地址”2”；原本储存在cpm地址”2”的cpm数据”2”在重构(或重新配置)期间保持储存在cpm地址”4”；若cpm数据”3”与cpm数据”2”的差异小于5％时，在重构(或重新配置)期间可被移除并储存在如图14中的逻辑驱动器300之外的外部设备的远程储存记忆单元中及/或储存在逻辑驱动器300中的nvmic芯片250内的nand闪存，原本储存在dim地址“5”的dim数据”5”在重构(或重新配置)期间保持储存在dim地址“8”，而原本储存在dim地址“6”及”7”的dim数据”6”在重构(或重新配置)期间只配置一个储存在dim地址“9”，而dim数据”3”及”4”在重构(或重新配置)期间从dim单元中移除并储存在如图14中的逻辑驱动器300之外的外部设备的远程储存记忆单元中及/或储存在逻辑驱动器300中的nvmic芯片250内的nand闪存，该dim地址“3”,“4”,“5”,“6”及“7”在重构(或重新配置)期间分别储存新的dim数据“8'”,“9'”,“10'”,“11'”及“7'”，而新的dim地址”8”及”9”在重构(或重新配置)期间分别储存原始dim数据”5”及”6”。用于逻辑驱动器及内存驱动器的foisd至foisd封装图25为本发明实施例中使用foit逻辑驱动器及内存驱动器封装的剖面示意图，如图25所示，在如图14所绘示的逻辑驱动器300内全部的fpgaic芯片200、gpu芯片269a、cpu芯片269b及专用可编程交互连接线ic芯片410可不包括(或提供)多个内存芯片(例如是hbmic芯片、快取sram芯片、dramic芯片或是使用mram或rram的nvmic芯片)，而是由一内存驱动器310所提供，其中该内存驱动器310也可包括如图20中的foisd592、tpvs582、bisd79及金属凸块570及583。内存驱动器310的金属凸块570接合至逻辑驱动器300的金属凸块570，以形成多个接合接点586位于内存驱动器310与逻辑驱动器300之间。多个堆栈金属栓塞(stackedvias)587可由接合接点586、逻辑驱动器300及内存驱动器310的foisds592中的交互连接金属层27的多个堆栈部分所构成，其中内存驱动器310与逻辑驱动器300的接合接点563排列成一垂直方向以形成垂直信号路径位于逻辑驱动器300的其中之一半导体芯片100与内存驱动器310的其中之一半导体芯片100之间，其中该逻辑驱动器300的其中之一半导体芯片100例如是图14中的fpgaic芯片200、gpu芯片269a、cpu芯片269c，而内存驱动器310的其中之一半导体芯片100例如是hbmic芯片或dramic芯片。多个垂直堆栈的路径587具有连接点数目等于或大于64、128、256、512、1024、2048、4096、8k或16k，例如，连接至逻辑驱动器300的一半导体芯片100与内存驱动器310的一半导体芯片100之间，用于并联信号传输或是电源或接地的输送。另外，在逻辑驱动器300的半导体芯片100的背面可接合/黏贴例如由铜或铝制成的一散热鳍片316。图26为本发明实施例多个数据中心与多个用户之间的网络方块示意图，如图26所示，在云端590上有多个数据中心591经由网络592连接至每一其它或另一个数据中心591，在每一数据中心591可是上述说明中逻辑驱动器300中的其中之一或多个个，或是如图25中所示的内存驱动器310中的其中之一或多个而允许用于在一或多个用户装置593中，例如是计算机、智能手机或笔记本计算机、卸除和/或加速人工智能(ai)、机器学习、深度学习、大数据、物联网(iot)、工业计算机、虚拟现实(vr)、增强现实(ar)、汽车电子、图形处理(gp)、视频流、数字信号处理(dsp)、微控制(mc)和/或中央处理器(cp)，当一或多个用户装置593经由互联网或网络连接至逻辑驱动器300及或内存驱动器310在云端590的其中之一数据中心591中，在每一数据中心591，逻辑驱动器300可通过每一数据中心591的本地电路(localcircuits)及/或互联网或网络592相互耦接或接接另一逻辑驱动器300，或是逻辑驱动器300可通过每一数据中心591的本地电路(localcircuits)及/或互联网或网络592耦接至内存驱动器310，其中内存驱动器310可经由每一数据中心591的本地电路(localcircuits)及/或互联网或网络592耦接至每一其它或另一内存驱动器310。因此云端590中的数据中心591中的逻辑驱动器300及内存驱动器310可被使用作为用户装置593的基础设施即服务(iaas)资源，其与云中租用虚拟存储器(virtualmemories,vm)类似，现场可编程闸极数组(fpga)可被视为虚拟逻辑(vl)，可由使用者租用，在一情况中，每一逻辑驱动器300在一或多个数据中心591中可包括标准商业化fpgaic芯片200，其标准商业化fpgaic芯片200可使用先进半导体ic制造技术或下一世代制程技术或设计及制造，例如，技术先进于28nm的技术节点，一软件程序可使用一通用编程语言中被写入用户装置593中，例如是c语言、java、c++、c#、scala、swift、matlab、assemblylanguage、pascal、python、visualbasic、pl/sql或javascript等软件程序语言，软件程序可由用户装置590经由互联网或网络592被上载(传)至云端590，以编程在数据中心591或云端590中的逻辑驱动器300，在云端590中的被编程的逻辑驱动器300可通过互联网或网络592经由一或另一用户装置593使用在一应用上。当前第1页12当前第1页12