放大电路的制作方法

本发明的实施例是有关于放大电路，且特别是有关于一种功率放大电路。

背景技术：

在标准的互补金属氧化物半导体(complementarymetal-oxide-semiconductor，cmos)工艺中，n型金属氧化物半导体(n-typemetaloxidesemiconductor，nmos)晶体管因具有例如无本体效应、在时变电介质击穿(time-dependentdielectricbreakdown，tddb)可靠性问题上vgb(栅极-本体电压)减小、衬底耦合减少等优点而广泛用于衬底的深n井(deepn-well，dnw)中。因此，在功率放大器中使用共源放大器(commonsource，cs)及共栅放大器(commongate，cg)来增大动态范围，特别是在低电压供应时。当共栅放大器的本体端子在低电压供应的情况下短路到接地时，共栅放大器遭受本体效应，在所述本体效应作用下阈值电压增大且动态范围减小。当共栅放大器的本体端子在高电压供应的情况下短路到接地时，由于共栅放大器的栅极端子在较高的电压电平下被加偏压，因此容易出现可靠性问题，例如时变电介质击穿。因此，共栅放大器中本体端子与源极端子的直接耦合被广泛用于解决此问题。然而，来自二极管的寄生本体电容(例如，在p型衬底中的p井与深n井之间或者在n型衬底中的p井之间)在很大程度上导致频率响应(例如，单位增益频率(ft))劣化及损耗。因此，需要减弱可用于各种功率放大器、电流缓冲器及功能块中的共栅放大器中的本体电容效应，以防止频率响应劣化。

技术实现要素：

本发明实施例提供一种放大电路，包括：共栅放大器，其中所述共栅放大器包括第一晶体管，其中所述第一晶体管的源极端子与本体端子经由第一电阻器耦合在一起。

附图说明

结合附图阅读以下详细说明能最透彻地理解本发明的各方面。注意，各种特征不一定按比例绘制。事实上，为说明清晰起见，可任意增大或减小各种特征的尺寸及几何形状。

图1说明根据本发明的一些实施例的功率放大器的示例性等效电路图；

图2说明根据本发明的一些实施例的半导体装置的一部分的剖视图；

图3a说明根据本发明的一些实施例的图1中所示功率放大器中的共栅(cg)晶体管的示例性小信号等效电路；

图3b说明根据本发明的一些实施例的图1中所示功率放大器的共栅(cg)晶体管的示例性小信号等效电路；

图4说明根据本发明的一些实施例示出在共栅(cg)晶体管的源极端子与本体端子之间耦合有电阻器与不耦合有电阻器两种情况下对功率放大器的性能进行比较的模拟结果的表；

图5说明根据本发明的一些实施例的操作图1中所示功率放大器的方法的流程图；

图6说明根据本发明的一些实施例的功率放大器的示例性等效电路图；

图7说明根据本发明的一些实施例的半导体装置的一部分的剖视图；

图8说明根据本发明的一些实施例的功率放大器的示例性等效电路图；

图9说明根据本发明的一些实施例的半导体装置的一部分的剖视图；

图10说明根据本发明的一些实施例的功率放大器的示例性等效电路图；

图11说明根据本发明的一些实施例的半导体装置的一部分的剖视图；

图12说明根据本发明的一些实施例的功率放大器的示例性等效电路图；

图13a说明根据本发明的一些实施例的图12中所示功率放大器中的共栅(cg)晶体管的示例性小信号等效电路；

图13b说明根据本发明的一些实施例的图12中所示功率放大器的共栅(cg)晶体管的示例性小信号等效电路；

附图标号说明

100、600、800、1000、1200：功率放大器；

102：共栅放大器/n型金属氧化物半导体晶体管/共栅晶体管；

104、604、804、1004、1204：共源放大器；

106、606、806、1006、1206、1236、d1：第一寄生二极管；

108、608、808、1008、1208、1238、d2：第二寄生二极管；

110、610、810、1010、1210、1240、d3：第三寄生二极管；

112、1012、1212、1242、d4：第四寄生二极管；

114、1214、1222、1224、1244：端子；

116、612、812、1016：电阻器/第一电阻器；

118、618、818、1018、1216：电容器；

120、1218：电阻器；

200、700、900、1100：半导体装置；

202、702：p型衬底/衬底；

204：深n井区；

206、904：p井区；

208、706、906、1108：栅极绝缘体；

210、708、908、1110：导电栅极；

300、320、1300、1320：小信号等效电路/等效电路；

302、1302、gm：共栅晶体管；

304、r：电阻；

306、1306、cd3：等效电容/第一等效电容；

308、1308、cgs：源极-栅极电容；

310、1310、zin：等效阻抗；

312、1312、cd4：第二等效电容；

400：表；

402：频率；

404：增益；

406：输出功率；

408：功率附加效率；

410：最大功率附加效率；

500：方法；

502、504、506：操作；

602：共栅放大器/n型金属氧化物半导体晶体管/p型金属氧化物半导体晶体管；

620、820、1020：第二电阻器；

704、1106：n井区；

802：共栅放大器/n型金属氧化物半导体晶体管；

902、1102：衬底/n型衬底；

1002：共栅放大器/p型金属氧化物半导体晶体管；

1104：深p井/深p井区；

1202：共栅放大器/n型金属氧化物半导体晶体管/放大器/共栅晶体管；

1220：电路/第一电路；

1230：电路/第二电路/复制电路；

1232：第一晶体管/晶体管/放大器；

1234：第二晶体管；

1304、vb：电压；

b：本体端子；

d：漏极端子；

g：栅极端子；

s：源极端子；

vbias：外部偏压；

vdd、vdnw、vnsub、psub：电压；

vin：输入。

具体实施方式

以下公开内容阐述各种示例性实施例以实现主题的不同特征。下文阐述组件及排列的具体实例以使本发明简明。当然，这些仅仅是实例，并不旨在加以限制。例如，应理解，当将一个元件称为“连接到”或“耦合到”另一个元件时，所述元件可直接连接到或耦合到另一个元件，或者可存在一个或多个中间元件。

本发明呈现用于减弱可用于各种功率放大器、电流缓冲器及功能块中的共栅放大器中的本体电容效应的方法及设备以防止频率响应劣化的各种实施例。

图1说明根据本发明的一些实施例的功率放大器100的示例性等效电路图。在所说明的实施例中，功率放大器100包括共栅(cg)放大器102及共源放大器104。为更好地理解本发明的概念，将图1简化。应理解，功率放大器100可包括许多其他装置，例如电阻器、电容器、电感器、熔断器、二极管等，为说明清晰起见，图1中未示出这些装置。

在一些实施例中，共栅放大器102及共源放大器104各自包括n型金属氧化物半导体(nmos)晶体管。共栅放大器102与共源放大器104串联耦合，其中共栅放大器102的源极端子耦合到共源放大器104的漏极端子。共源放大器104的源极端子经由输出负载(这里未示出，在一些实施例中，所述输出负载可以是电感器、变压器、电阻器或任何所形成的组件)耦合到gnd，且共栅放大器102的漏极端子经由输出负载耦合到vdd。此外，在所说明的实施例中，共栅放大器102的本体端子经由电阻器116耦合到共栅放大器102的源极端子。在一些实施例中，电阻器116具有根据运作频率而定的电阻值。在一些实施例中，电阻器116在28千兆赫的频率下运作时电阻值为10千欧姆。共栅放大器102的本体端子耦合到vdnw以防止闩锁发生。在一些实施例中，vdnw直接耦合到vdd。在一些实施例中，共源放大器104的栅极端子经由电容器118耦合到输入(vin)，且还经由电阻器120耦合到外部偏压vbias。在一些实施例中，vbias由偏压电路产生。

在所说明的实施例中，使用标准的互补金属氧化物半导体制作工艺经由在p型衬底中制作深n井以达到有效隔离目的来制作共栅放大器102及共源放大器104。在所说明的实施例中，还说明形成在对应半导体装置中的两个相反掺杂区之间的结处的寄生二极管，所述半导体装置是使用标准的互补金属氧化物半导体制作工艺制作而成。具体来说，第一寄生二极管d1106形成在n型金属氧化物半导体晶体管102的漏极端子的n区与p井区之间；第二寄生二极管d2108形成在n型金属氧化物半导体晶体管102的源极端子的n区与p井区之间；第三寄生二极管d3110形成在p井区与深n井区之间；且第四寄生二极管d4112形成在深n井区204与p型衬底202之间，下文对此加以更详细地论述。在此类互补金属氧化物半导体装置中，所有这些寄生二极管皆是结处所固有的，且特别是寄生二极管d3及寄生二极管d4是闩锁发生的触发源。

图2说明根据本发明的一些实施例的半导体装置200的一部分的剖视图。半导体装置200可包括在微处理器、存储器单元及/或其他集成电路(integratedcircuit，ic)中。此外，为更好地理解本发明的概念，将图2简化。应理解，半导体装置200可包括许多其他装置，例如电阻器、电容器、电感器、熔断器、内连金属层、通孔结构及绝缘层等，为说明清晰起见，图2中未示出这些装置。

在一些实施例中，衬底202包括硅衬底。另一选择为，衬底202可包含其他元素半导体材料，例如锗。衬底202还可包含化合物半导体，例如碳化硅、砷化镓、砷化铟及磷化铟。衬底202可包含合金半导体，例如硅锗、碳化硅锗、磷化镓砷及磷化镓铟。在一个实施例中，衬底202包括外延层。例如，衬底202可具有上覆于块状(bulk)半导体的外延层。此外，衬底202可包括绝缘体上半导体(semiconductor-on-insulator，soi)结构。例如，衬底202可包括掩埋式氧化物(buriedoxide，box)层，所述掩埋式氧化物层是经由例如注氧分离(separationbyimplantedoxygen，simox)等工艺或例如晶片接合及研磨等其他适合的技术而形成。在一些实施例中，衬底202是p型衬底。

在一些实施例中，可使用传统的互补金属氧化物半导体(cmos)工艺步骤来制造半导体装置200，所述传统的互补金属氧化物半导体工艺步骤包括：使用光刻来图案化、沉积介电层、刻蚀所述介电层、化学机械平坦化(chemical-mechanicalplanarization，cmp)工艺、形成栅极氧化物层、对衬底进行掺杂、沉积导电层、退火、图案化出金属触点、形成欧姆接触硅化物、沉积阻挡层、形成通孔结构及内连金属线及其组合。可经由所属领域的技术人员已知的不同技术来执行这些工艺。

如所说明的实施例中所示，共栅放大器(即，n型金属氧化物半导体晶体管102)直接形成在p井区206中，经由在p型衬底202中制作深n井区204而在深n井区204中制作所述共栅放大器。使用重度掺杂的n+区在p井区206中直接制作源极(s)端子及漏极(d)端子，且使用重度掺杂的p+区在p井区206中制作本体(b)端子，以与p井区206形成欧姆接触。此外，在所说明的实施例中，耦合到vdnw的重度掺杂的n+区被制作成与深n井区204形成欧姆接触；且在p型衬底中直接形成重度掺杂的p+区，所述p型衬底进一步耦合到gnd。

在一些实施例中，n型金属氧化物半导体晶体管102中的栅极绝缘体208具有3纳米到4纳米的厚度。栅极绝缘体208的厚度可以是变化的且由所期望的电容值来控制，所述电容值是栅极绝缘体208的介电材料的介电常数、及运作电压的函数。在一些实施例中，n型金属氧化物半导体晶体管102中的栅极绝缘体208包含各种绝缘材料，例如sio2、al2o3、hfo2、sio2、la2o3、zro3、ba-sr-ti-o、si3n4及其混合物的层压体。在一些实施例中，n型金属氧化物半导体晶体管102中的栅极绝缘体208包括高介电常数，例如高k值介电材料。在一些实施例中，n型金属氧化物半导体晶体管102中的栅极绝缘体208可经由各种工艺来形成，所述工艺包括使用物理气相沉积(physicalvapordeposition，pvd)、化学气相沉积(chemicalvapordeposition，cvd)、原子层沉积(atomiclayerdeposition，ald)等来沉积第四介电层、光刻以及干式刻蚀/湿式刻蚀工艺。

在一些实施例中，导电栅极210可形成在栅极绝缘体208的顶部上。在一些实施例中，导电栅极210包含各种导电材料，例如多晶硅。在一些实施例中，电阻器116耦合在n型金属氧化物半导体晶体管102的源极端子与本体端子之间。在所说明的实施例中，寄生二极管可形成在两个掩埋的相反掺杂区之间。具体来说，第一寄生二极管d1106形成在n型金属氧化物半导体晶体管102的漏极端子的n区与p井区206之间；第二寄生二极管d2108形成在n型金属氧化物半导体晶体管102的源极端子的n区与p井区206之间；第三寄生二极管d3110形成在p井区206与深n井区204之间；且第四寄生二极管d4112形成在深n井区204与p型衬底202之间。在一些实施例中，p衬底202耦合到psub，psub进一步耦合到gnd。

图3a说明根据本发明的一些实施例的图1中所示功率放大器100中的共栅(cg)晶体管102的示例性小信号等效电路300。在所说明的实施例中，假设用于在图1的端子114处提供vdnw的电压源是阻抗可忽略不计的理想电压源。此外，处于小信号模式下的电压源被视为理想接地。在所说明的实施例中，共栅晶体管102的栅极端子也耦合到接地。

在所说明的实施例中，共栅晶体管102的等效电路300包括共栅晶体管gm302的小信号参数、电阻器116(图1)的电阻r304、寄生二极管d3的等效电容(cd3)306、及源极-栅极电容cgs308。在一些实施例中，可使用以下方程式来确定等效电路300的等效阻抗(zin)310：

在一些实施例中，电阻r304处于几千欧姆到几十千欧姆的范围中。在一些实施例中，电阻r304具有10千欧姆的值，这会阻挡电流穿过电阻304及等效电容306，从而得出等效阻抗zin310的近似值，所述近似值由以下方程式确定：

在所说明的实施例中，电阻r304可阻挡小信号穿过寄生二极管且可将非主导极点推到更高的频率，以改善功率放大器100的频率响应。

图3b说明根据本发明的一些实施例的图1中所示功率放大器100的共栅(cg)晶体管102的示例性小信号等效电路320。在所说明的实施例中，假设耦合到图1的端子114用于提供vdnw的电压源是非理想电压源。因此，在小信号模式下所述电压源是断开的。在所说明的实施例中，共栅晶体管102的栅极端子耦合到理想电压源，在等效电路320中，共栅晶体管102的栅极端子耦合到接地。

在所说明的实施例中，共栅晶体管102的等效电路320包括共栅晶体管gm302的小信号参数、电阻r304、寄生二极管d3的第一等效电容(cd3)306、寄生二极管d4的第二等效电容(cd4)312、及源极-栅极电容cgs308。在一些实施例中，可使用以下方程式来确定等效电路320的等效阻抗(zin)310：

在一些实施例中，电阻r304具有较大的值(例如10千欧姆)，这会阻挡电流穿过电阻304、第一等效电容306及第二等效电容312，从而得出等效阻抗zin310的近似值，所述近似值由以下方程式确定：

在所说明的实施例中，电阻r304可阻挡小信号穿过寄生二极管且可将非主导极点推到更高的频率，以改善功率放大器100的频率响应。

图4说明根据本发明的一些实施例示出在共栅(cg)晶体管102的源极端子与本体端子之间耦合有电阻器与不耦合有电阻器两种情况下对功率放大器的性能进行比较的模拟结果的表400。在所说明的实施例中，表400包括5个参数，所述5个参数包括频率402、增益404、1分贝压缩时的输出功率(outputpowerat1decibelcompression，op1db)406、1分贝时的功率附加效率(poweraddedefficiencyat1db，pae_1db)408及最大功率附加效率(maximumpoweraddedefficiency，pae_max)410。在一些实施例中，op1db406被定义为实际增益偏离小信号增益1分贝时的输出功率电平。在一些实施例中，功率附加效率被定义为输出射频(radiofrequency，rf)信号功率与输入射频信号功率之差对所消耗的直流电的比率，即pae＝(prf_out-prf_in)/pdc＝(prf_out-prf_in)/(vdcidc)。

在所说明的实施例中，在28千兆赫(ghz)的频率下，具有电阻器116的功率放大器及不具有电阻器116的功率放大器两者皆实现14.4分贝的增益404。就不具有电阻器116的功率放大器来说，op1db、pae_1db及pae_max分别是15.8毫瓦分贝、28.7％及32.8％。如表400中所示，就具有电阻器116的功率放大器来说，op1db、pae_1db及pae_max分别是16.7毫瓦分贝、36.1％及36.1％。功率附加效率的提高主要是由于经由添加电阻器116而使从共栅晶体管102的源极端子到本体端子的泄漏减少。

图5说明根据本发明的一些实施例的操作图1中所示功率放大器100的方法500的流程图。在一些实施例中，由图1到图2中所说明的相应组件来执行方法500的操作。为进行论述，将结合图1到图2阐述方法500的以下实施例。方法500的所说明实施例仅仅是操作功率放大器100的实例。因此，应理解，可省略、重新排序及/或添加各种操作中的任一种，而这仍在本发明的范围内。

根据一些实施例，方法500从操作502开始，在操作502中在具有第一电阻器的第一晶体管上提供第一栅极电压。在一些实施例中，第一晶体管是共栅(cg)放大器102。在一些实施例中，第一电阻器116被配置成与共栅晶体管102的源极端子及本体端子直接耦合。在一些实施例中，第一电阻器116在28千兆赫的频率下运作时电阻值为10千欧姆。共栅放大器102的本体端子耦合到vdnw以防止闩锁发生。在一些实施例中，vdnw直接耦合到vdd。

方法500继续进行到操作504，根据一些实施例在操作504中在第二晶体管上提供第二栅极电压。在一些实施例中，第二晶体管是共源(cs)放大器104。在一些实施例中，第一晶体管与第二晶体管串联耦合，其中共栅放大器102的源极端子耦合到共源放大器104的漏极端子。共源放大器104的源极端子耦合到gnd，共栅放大器102的漏极端子耦合到vdd。共源放大器104的源极端子进一步耦合到本体端子。在一些实施例中，共源放大器104的源极端子也经由第二电阻器耦合到栅极放大器，且经由电容器118将第二栅极电压提供到共源放大器104的栅极端子。当对第二晶体管施加第二电压在时，经由所述第二晶体管在漏极端子与源极端子之间产生第一输出电流。

方法500继续进行到操作506，根据一些实施例在操作506中经由第一晶体管产生第二输出电流。在一些实施例中，所述第二输出电流在第一晶体管的漏极端子与源极端子之间产生，所述第二输出电流可被递送到输出负载。

图6说明根据本发明的一些实施例的功率放大器600的示例性等效电路图。在所说明的实施例中，功率放大器600包括共栅(cg)放大器602及共源(cs)放大器604。为更好地理解本发明的概念，将图6简化。应理解，功率放大器600可包括许多其他装置，例如电阻器、电容器、电感器、熔断器、二极管等，为说明清晰起见，图6中未示出这些装置。

在一些实施例中，共栅放大器602及共源放大器604各自包括p型金属氧化物半导体(pmos)晶体管。共栅放大器602与共源放大器604串联耦合，其中共栅放大器602的源极端子耦合到共源放大器604的漏极端子。共源放大器604的源极端子耦合到gnd，共栅放大器602的漏极端子耦合到vdd。此外，在所说明的实施例中，共栅放大器602的本体端子经由第一电阻器612耦合到共栅放大器602的源极端子。在一些实施例中，第一电阻器612具有根据运作频率而定的电阻值。在一些实施例中，第一电阻器612在28千兆赫的频率下运作时电阻值为10千欧姆。共栅放大器602的本体端子耦合到psub以防止闩锁。在一些实施例中，psub直接耦合到gnd。在一些实施例中，共源放大器604的栅极端子经由电容器618耦合到输入(vin)，且还经由第二电阻器620耦合到外部偏压vbias。在一些实施例中，vbias由偏压电路产生。

在所说明的实施例中，使用标准的互补金属氧化物半导体制作工艺经由在p型衬底中制作n井以达到有效隔离目的来制作共栅放大器602及共源放大器604。在所说明的实施例中，还说明形成在对应半导体装置中的两个相反掺杂区之间的结处的寄生二极管，所述半导体装置是使用标准的互补金属氧化物半导体制作工艺制作而成。具体来说，第一寄生二极管d1606形成在n型金属氧化物半导体晶体管602的漏极端子的p区与n井区之间；第二寄生二极管d2608形成在n型金属氧化物半导体晶体管602的源极端子的p区与n井区之间；第三寄生二极管d3610形成在n井区及p型衬底702之间，下文对此加以更详细地论述。在此类互补金属氧化物半导体装置中，所有这些寄生二极管是结上所固有的，且特别是寄生二极管d3610是闩锁发生的触发源。

图7说明根据本发明的一些实施例的半导体装置700的一部分的剖视图。半导体装置700可包括在微处理器、存储器单元及/或其他集成电路(ic)中。此外，为更好地理解本发明的概念，将图7简化。应理解，半导体装置700可包括许多其他装置，例如电阻器、电容器、电感器、熔断器、内连金属层、通孔结构及绝缘层等，为说明清晰起见，图7中未示出这些装置。

在一些实施例中，衬底702包括硅衬底。另一选择为，衬底702可包含其他元素半导体材料，例如锗。衬底702还可包含化合物半导体，例如碳化硅、砷化镓、砷化铟及磷化铟。衬底702可包含合金半导体，例如硅锗、碳化硅锗、磷化镓砷及磷化镓铟。在一个实施例中，衬底702包括外延层。例如，衬底702可具有上覆于块状半导体的外延层。此外，衬底702可包括绝缘体上半导体(soi)结构。例如，衬底702可包括掩埋式氧化物(box)层，所述掩埋式氧化物层是经由例如注氧分离(simox)等工艺或例如晶片接合及研磨等其他适合的技术而形成。在一些实施例中，衬底702是p型衬底。

在一些实施例中，可使用传统的互补金属氧化物半导体(cmos)工艺步骤来制造半导体装置700，所述传统的互补金属氧化物半导体工艺步骤包括：使用光刻来图案化、沉积介电层、刻蚀所述介电层、化学机械平坦化(cmp)工艺、形成栅极氧化物层、对衬底进行掺杂、沉积导电层、退火、图案化出金属触点、形成欧姆接触硅化物、沉积阻挡层、形成通孔结构及内连金属线及其组合。可经由所属领域的技术人员已知的不同技术来执行这些工艺。

如所说明的实施例中所示，共栅放大器(即，p型金属氧化物半导体晶体管602)直接形成在n井区704中，所述n井区704制作在p型衬底702中。使用重度掺杂的p区在n井区704中直接制作源极(s)端子及漏极(d)端子，且使用重度掺杂的n+区在n井区704中制作本体(b)端子以与n井区704形成欧姆接触。此外，在所说明的实施例中，重度掺杂的p+区直接形成在耦合到psub的p型衬底中。在一些实施例中，psub直接耦合到gnd。

在一些实施例中，p型金属氧化物半导体晶体管602中的栅极绝缘体706具有3纳米到4纳米的厚度。栅极绝缘体706的厚度可以是变化的且由所期望的电容值来控制，所述电容值是栅极绝缘体706的介电材料的介电常数、及运作电压的函数。在一些实施例中，p型金属氧化物半导体晶体管602中的栅极绝缘体706包含各种绝缘材料，例如sio2、al2o3、hfo2、sio2、la2o3、zro3、ba-sr-ti-o、si3n4及其混合物的层压体。在一些实施例中，p型金属氧化物半导体晶体管602中的栅极绝缘体706包括高介电常数，例如高k值介电材料。在一些实施例中，p型金属氧化物半导体晶体管602中的栅极绝缘体706可经由各种工艺形成，所述工艺包括使用物理气相沉积(pvd)、化学气相沉积(cvd)、原子层沉积(ald)等沉积第四介电层、光刻以及干式刻蚀/湿式刻蚀工艺。

在一些实施例中，导电栅极708可形成在栅极绝缘体706的顶部上。在一些实施例中，导电栅极708包含各种导电材料，例如多晶硅。在一些实施例中，电阻器612耦合在p型金属氧化物半导体晶体管602的源极端子与本体端子之间。在所说明的实施例中，寄生二极管可形成在两个掩埋的相反掺杂区之间。具体来说，第一寄生二极管d1606形成在p型金属氧化物半导体晶体管602的漏极端子的p区与n井区704之间；第二寄生二极管d2608形成在p型金属氧化物半导体晶体管602的源极端子的p区与n井区704之间；第三寄生二极管d3610形成在n井区704与p型衬底702之间。

图8说明根据本发明的一些实施例的功率放大器800的示例性等效电路图。在所说明的实施例中，功率放大器800包括共栅(cg)放大器802及共源(cs)放大器804。为更好地理解本发明的概念，将图8简化。应理解，功率放大器800可包括许多其他装置，例如电阻器、电容器、电感器、熔断器、二极管等，为说明清晰起见，图8中未示出这些装置。

在一些实施例中，共栅放大器802及共源放大器804各自包括n型金属氧化物半导体(nmos)晶体管。共栅放大器802与共源放大器804串联耦合，其中共栅放大器802的源极端子耦合到共源放大器804的漏极端子。共源放大器804的源极端子耦合到gnd，且共栅放大器802的漏极端子耦合到vdd。此外，在所说明的实施例中，共栅放大器802的本体端子经由第一电阻器812耦合到共栅放大器802的源极端子。在一些实施例中，第一电阻器812具有根据运作频率而定的电阻值。在一些实施例中，第一电阻器812在28千兆赫的频率下运作时电阻值为10千欧姆。共栅放大器802的本体端子耦合到vdnw以防止闩锁。在一些实施例中，vdnw直接耦合到vdd。在一些实施例中，共源放大器804的栅极端子经由电容器818耦合到输入(vin)，且还经由第二电阻器820耦合到外部偏压vbias。在一些实施例中，vbias由偏压电路产生。

在所说明的实施例中，使用标准的互补金属氧化物半导体制作工艺经由在n型衬底中制作p井以达到有效隔离目的来制作共栅放大器802及共源放大器804。在所说明的实施例中，还说明形成在对应半导体装置中的两个相反掺杂区之间的结处的寄生二极管，所述半导体装置是使用标准的互补金属氧化物半导体制作工艺制作而成。具体来说，第一寄生二极管d1806形成在n型金属氧化物半导体晶体管802的漏极端子的n区与p井区之间；第二寄生二极管d2808形成在n型金属氧化物半导体晶体管802的源极端子的n区与p井区之间；且第三寄生二极管d3810形成在p井区与n型衬底之间。在此类互补金属氧化物半导体装置中，所有这些寄生二极管皆是结处所固有的，且特别是寄生二极管d3810是闩锁发生的触发源。

图9说明根据本发明的一些实施例的半导体装置900的一部分的剖视图。半导体装置900可包括在微处理器、存储器单元及/或其他集成电路(ic)中。此外，为更好地理解本发明的概念，将图9简化。应理解，半导体装置900可包括许多其他装置，例如电阻器、电容器、电感器、熔断器、内连金属层、通孔结构及绝缘层等，为说明清晰起见，图9中未示出这些装置。

在一些实施例中，衬底902包括硅衬底。另一选择为，衬底902可包含其他元素半导体材料，例如锗。衬底902还可包含化合物半导体，例如碳化硅、砷化镓、砷化铟及磷化铟。衬底902可包含合金半导体，例如硅锗、碳化硅锗、磷化镓砷及磷化镓铟。在一个实施例中，衬底902包括外延层。例如，衬底902可具有上覆于块状半导体的外延层。此外，衬底902可包括绝缘体上半导体(soi)结构。例如，衬底902可包括掩埋式氧化物(box)层，所述掩埋式氧化物层是经由例如注氧分离(simox)等工艺或例如晶片接合及研磨等其他适合的技术而形成。在一些实施例中，衬底902是n型衬底。

在一些实施例中，可使用传统的互补金属氧化物半导体(cmos)工艺步骤来制造半导体装置900，所述传统的互补金属氧化物半导体工艺步骤包括：使用光刻来图案化、沉积介电层、刻蚀所述介电层、化学机械平坦化(cmp)工艺、形成栅极氧化物层、对衬底进行掺杂、沉积导电层、退火、图案化出金属触点、形成欧姆接触硅化物、沉积阻挡层、形成通孔结构及内连金属线及其组合。可经由所属领域的技术人员已知的不同技术来执行这些工艺。

如所说明实施例中所示，共栅放大器(即，n型金属氧化物半导体晶体管802)直接形成在p井区904中，所述p井区904制作在n型衬底902中。使用重度掺杂的n区在p井区904中直接制作源极(s)端子及漏极(d)端子，且使用重度掺杂的p+区在p井区904中制作本体(b)端子以与p井区904形成欧姆接触。此外，在所说明的实施例中，重度掺杂的n+区直接形成在n型衬底中，所述n型衬底进一步耦合到gnd。

在一些实施例中，n型金属氧化物半导体晶体管802中的栅极绝缘体906具有3纳米到4纳米的厚度。n型金属氧化物半导体晶体管802中的栅极绝缘体906的厚度可以是变化的且由所期望的电容值来控制，所述电容值是n型金属氧化物半导体晶体管802中的栅极绝缘体906的介电材料的介电常数、及运作电压的函数。在一些实施例中，n型金属氧化物半导体晶体管802中的栅极绝缘体906包含各种绝缘材料，例如sio2、al2o3、hfo2、sio2、la2o3、zro3、ba-sr-ti-o、si3n4及其混合物的层压体。在一些实施例中，n型金属氧化物半导体晶体管802中的栅极绝缘体906包括高介电常数，例如高k值介电材料。在一些实施例中，n型金属氧化物半导体晶体管802中的栅极绝缘体906可经由各种工艺形成，所述工艺包括使用物理气相沉积(pvd)、化学气相沉积(cvd)、原子层沉积(ald)等沉积第四介电层、光刻以及干式刻蚀/湿式刻蚀工艺。

在一些实施例中，导电栅极908可形成在栅极绝缘体208的顶部上。在一些实施例中，导电栅极908包含各种导电材料，例如多晶硅。在一些实施例中，电阻器812耦合在n型金属氧化物半导体晶体管802的源极端子与本体端子之间。在所说明的实施例中，寄生二极管可形成在两个掩埋的相反掺杂区之间。具体来说，第一寄生二极管d1806形成在n型金属氧化物半导体晶体管802的漏极端子的n区与p井区904之间；第二寄生二极管d2808形成在n型金属氧化物半导体晶体管802的源极端子的n区与p井区904之间；第三寄生二极管d3810形成在p井区904与n型衬底902之间。

图10说明根据本发明的一些实施例的功率放大器1000的示例性等效电路图。在所说明的实施例中，功率放大器1000包括共栅(cg)放大器1002及共源(cs)放大器1004。为更好地理解本发明的概念，将图10简化。应理解，功率放大器1000可包括许多其他装置，例如电阻器、电容器、电感器、熔断器、二极管等，为说明清晰起见，图10中未示出这些装置。

在一些实施例中，共栅放大器1002及共源放大器1004各自包括p型金属氧化物半导体(pmos)晶体管。共栅放大器1002与共源放大器1004串联耦合，其中共栅放大器1002的源极端子耦合到共源放大器1004的漏极端子。共源放大器1004的源极端子耦合到gnd，共栅放大器1002的漏极端子耦合到vdd。此外，在所说明的实施例中，共栅放大器1002的本体端子经由第一电阻器1016耦合到共栅放大器1002的源极端子。在一些实施例中，第一电阻器1016具有根据运作频率而定的电阻值。在一些实施例中，第一电阻器1016在28千兆赫的频率下运作时电阻值为10千欧姆。共栅放大器1002的本体端子耦合到vdpw以防止闩锁。在一些实施例中，vdpw直接耦合到gnd。在一些实施例中，共源放大器1004的栅极端子经由电容器1018耦合到输入(vin)，且还经由第二电阻器1020耦合到外部偏压vbias。在一些实施例中，vbias由单独的偏压电路产生。

在所说明的实施例中，使用标准的互补金属氧化物半导体制作工艺经由制作n井来制作共栅放大器1002及共源放大器1004，所述n井被制作在n型衬底中的深p井中以达到有效隔离目的。在所说明的实施例中，还说明形成在对应半导体装置中的两个相反掺杂区之间的结处的寄生二极管，所述半导体装置是使用标准的互补金属氧化物半导体制作工艺制作而成。具体来说，第一寄生二极管d11006形成在p型金属氧化物半导体晶体管1002的漏极端子的p区与n井区之间；第二寄生二极管d21008形成在p型金属氧化物半导体晶体管1002的源极端子的p区与n井区之间；第三寄生二极管d31010形成在n井区与深p井区之间；且第四寄生二极管d41012形成在深p井区与n型衬底1102之间，下文对此加以更详细地论述。在此类互补金属氧化物半导体装置中，所有这些寄生二极管皆是结处所固有的，且特别是寄生二极管d31010及寄生二极管d41012是闩锁发生的触发源。

图11说明根据本发明的一些实施例的半导体装置1100的一部分的剖视图。半导体装置1100可包括在微处理器、存储器单元及/或其他集成电路(ic)中。此外，为更好地理解本发明的概念，将图11简化。应理解，半导体装置1100可包括许多其他装置，例如电阻器、电容器、电感器、熔断器、内连金属层、通孔结构及绝缘层等，为说明清晰起见，图11中未示出这些装置。

在一些实施例中，衬底1102包括硅衬底。另一选择为，衬底1102可包含其他元素半导体材料，例如锗。衬底1102还可包含化合物半导体，例如碳化硅、砷化镓、砷化铟及磷化铟。衬底1102可包含合金半导体，例如硅锗、碳化硅锗、磷化镓砷及磷化镓铟。在一个实施例中，衬底1102包括外延层。例如，衬底1102可具有上覆于块状半导体的外延层。此外，衬底1102可包括绝缘体上半导体(soi)结构。例如，衬底1102可包括掩埋式氧化物(box)层，所述掩埋式氧化物层是经由例如注氧分离(simox)等工艺或例如晶片接合及研磨等其他适合的技术而形成。在一些实施例中，衬底1102是p型衬底。

在一些实施例中，可使用传统的互补金属氧化物半导体(cmos)工艺步骤来制造半导体装置1100，所述传统的互补金属氧化物半导体工艺步骤包括：使用光刻来图案化、沉积介电层、刻蚀所述介电层、化学机械平坦化(cmp)工艺、形成栅极氧化物层、对衬底进行掺杂、沉积导电层、退火、图案化出金属触点、形成欧姆接触硅化物、沉积阻挡层、形成通孔结构及内连金属线及其组合。可经由所属领域的技术人员已知的不同技术来执行这些工艺。

如所说明的实施例中所示，共栅放大器(即，p型金属氧化物半导体晶体管1002)直接形成在n井区1106中，所述n井区1106制作在n型衬底1102中的深p井1104中。使用重度掺杂的p区在n井区1106中直接制作源极(s)端子及漏极(d)端子，且使用重度掺杂的n+区在n井区1106中制作本体(b)端子以与n井区1106形成欧姆接触。此外，在所说明的实施例中，重度掺杂的p+区直接形成在深p井区1104中以与耦合到vdpw的深p井区形成欧姆接触。在一些实施例中，vdpw直接耦合到gnd；且在n型衬底中直接形成重度掺杂的n+区，所述n型衬底耦合到vnsub。

在一些实施例中，p型金属氧化物半导体晶体管1002中的栅极绝缘体1108具有3纳米到4纳米的厚度。p型金属氧化物半导体晶体管1002中的栅极绝缘体1108的厚度可以是变化的且由所期望的电容值来控制，所述电容值是p型金属氧化物半导体晶体管1002中的栅极绝缘体1108的介电材料的介电常数、及运作电压的函数。在一些实施例中，p型金属氧化物半导体晶体管1002中的栅极绝缘体1108包含各种绝缘材料，例如sio2、al2o3、hfo2、sio2、la2o3、zro3、ba-sr-ti-o、si3n4及其混合物的层压体。在一些实施例中，p型金属氧化物半导体晶体管1002中的栅极绝缘体1108包括高介电常数，例如高k值介电材料。在一些实施例中，p型金属氧化物半导体晶体管1002中的栅极绝缘体1108可经由各种工艺形成，所述工艺包括使用物理气相沉积(pvd)、化学气相沉积(cvd)、原子层沉积(ald)等沉积第四介电层、光刻以及干式刻蚀/湿式刻蚀工艺。

在一些实施例中，导电栅极1110可形成在栅极绝缘体1108的顶部上。在一些实施例中，导电栅极1110包含各种导电材料，例如多晶硅。在一些实施例中，电阻器1016耦合在p型金属氧化物半导体晶体管1002的源极端子与本体端子之间。在所说明的实施例中，寄生二极管可形成在两个掩埋的相反掺杂区之间。具体来说，第一寄生二极管d11006形成在p型金属氧化物半导体晶体管1002的漏极端子的p区与n井区1106之间；第二寄生二极管d21008形成在p型金属氧化物半导体晶体管1002的源极端子的p区与n井区1106之间；第三寄生二极管d31010形成在n井区1106与深p井区1104之间；且第四寄生二极管d41012形成在深p井区1104与n型衬底1102之间，其中n型衬底耦合到vnsub。

图12说明根据本发明的一些实施例的功率放大器1200的示例性等效电路图。在所说明的实施例中，功率放大器1200包括两个单独的电路1220/1230。具体而言，第一电路1220包括共栅(cg)放大器1202及共源放大器1204；且第二电路1230包括两个串联晶体管，例如，第一晶体管1232的源极端子耦合到第二晶体管1234的漏极端子。此外，在第一晶体管1232中漏极端子与栅极端子耦合在一起。在所说明的实施例中，晶体管1232被配置成第一电路1220中的共栅放大器1202的偏压源。为更好地理解本发明的概念，将图12简化。应理解，功率放大器1200可包括许多其他装置，例如电阻器、电容器、电感器、熔断器、二极管等，为说明清晰起见，图12中未示出这些装置。

在一些实施例中，第一电路1220中的共栅放大器1202及共源放大器1204各自包括n型金属氧化物半导体(nmos)晶体管。共栅放大器1202及共源放大器1204串联耦合，其中共栅放大器1202的源极端子耦合到共源放大器1204的漏极端子。共源放大器1204的源极端子耦合到gnd，且共栅放大器1202的漏极端子耦合到vdd。此外，在所说明的实施例中，共栅放大器1202的本体端子耦合到共栅放大器1202的源极端子。共栅放大器1202的本体端子耦合到vdnw以防止端子1214处发生闩锁。在一些实施例中，vdnw直接耦合到vdd。在一些实施例中，共源放大器1204的栅极端子经由电容器1216耦合到输入(vin)，且还经由电阻器1218耦合到第二晶体管1234的栅极端子，且进一步耦合到外部偏压vbias。在一些实施例中，vbias由单独的偏压电路产生。在所说明的实施例中，电容器1216被配置成阻挡直流信号并允许交流(alternatingcurrent，ac)信号通过，而电阻器1218被配置成阻挡交流信号且允许直流信号通过。

在所说明的实施例中，使用标准的互补金属氧化物半导体制作工艺经由在p型衬底中制作深n井以达到有效隔离目的来制作功率放大器1200的第一电路1220的共栅放大器1202及共源放大器1204。在所说明的实施例中，还说明形成在对应半导体装置中的两个相反掺杂区之间的结处的寄生二极管，所述半导体装置是使用标准的互补金属氧化物半导体制作工艺制作而成。具体来说，第一寄生二极管d11206形成在n型金属氧化物半导体晶体管1202的漏极端子的n区与p井区之间；第二寄生二极管d21208形成在n型金属氧化物半导体晶体管1202的源极端子的n区与p井区之间；第三寄生二极管d31210形成在p井区与深n井区之间；且第四寄生二极管d41212形成在深n井区与p型衬底之间，下文对此加以更详细地论述。在此类互补金属氧化物半导体装置中，所有这些寄生二极管皆是结处所固有的，且特别是寄生二极管d31210及寄生二极管d41212是闩锁发生的触发源。在一些实施例中，使用相同的工艺来制作功率放大器1200的第二电路1230。在一些实施例中，金属氧化物半导体装置的纵横比(即，金属氧化物半导体装置的宽度与长度)是相同的。在此种配置中，第一电路1220的共栅放大器1202的源极端子上的电压等于第二电路1230的放大器1232的源极端子上的电压。

在所说明的实施例中，放大器1202/放大器1232的两个栅极端子耦合在一起，其进一步耦合到放大器1232的漏极端子；第一电路1220的共栅放大器1202及第二电路1230的第一晶体管1232的两个本体端子在端子1222及端子1224处耦合在一起。此外，第二电路1230的第二晶体管1234的栅极端子耦合到第一电路1220的共源放大器1204的栅极端子。不在共栅放大器1202的源极端子与本体端子之间添加电阻器而是使用复制电路的这种配置允许共栅放大器1202的源电压与复制电路1230中的放大器1232的源电压一致。

图13a说明根据本发明的一些实施例的图12中所示功率放大器1200中的共栅(cg)晶体管1202的示例性小信号等效电路1300。在所说明的实施例中，假设用于在图12的端子1214处提供vdnw的电压源是阻抗可忽略不计的理想电压源。此外，小信号模式下的电压源被视为理想接地。在所说明的实施例中，共栅晶体管1202的栅极端子也耦合到接地。

在所说明的实施例中，共栅晶体管1202的等效电路1300包括共栅晶体管gm1302的小信号参数、端子1222处的电压vb1304、寄生二极管d3的等效电容(cd3)1306、及源极-栅极电容cgs1308。在一些实施例中，可使用以下方程式来确定等效电路1300的等效阻抗(zin)1310：

在所说明的实施例中，这种配置阻挡小信号通过寄生二极管，且可将非主导极点推到更高的频率，以改善功率放大器1200的频率响应。

图13b说明根据本发明的一些实施例的图12中所示功率放大器1200的共栅(cg)晶体管1202的示例性小信号等效电路1320。在所说明的实施例中，假设耦合到图1的端子1214用于提供vdnw的电压源是非理想电压源。因此，在小信号模式下所述电压源是断开的。在所说明的实施例中，共栅晶体管1202的栅极端子耦合到理想电压源，在等效电路1320中，共栅晶体管1202的栅极端子耦合到接地。

在所说明的实施例中，共栅晶体管1202的等效电路1320包括共栅晶体管gm1302的小信号参数、端子1222处的电压vb1304、寄生二极管d31210的第一等效电容(cd3)1306、寄生二极管d41212的第二等效电容(cd4)1312、及源极-栅极电容cgs1308。在一些实施例中，可使用以下方程式来确定等效电路1320的等效阻抗(zin)1310：

在所说明的实施例中，所述配置可阻挡小信号通过寄生二极管，且可将非主导极点推到更高的频率，以改善功率放大器1200的频率响应。

在一个实施例中，一种放大电路包括：共栅(cg)放大器，其中所述共栅放大器包括第一晶体管，其中所述第一晶体管的源极端子与本体端子经由第一电阻器耦合在一起。

在相关实施例中，所述的放大电路还包括：共源放大器，其中所述共源放大器包括与所述第一晶体管串联的第二晶体管，其中所述第二晶体管的源极端子与本体端子耦合在一起。

在相关实施例中，所述第一晶体管包括以下晶体管中的一者：n型金属氧化物半导体晶体管及p型金属氧化物半导体晶体管。

在相关实施例中，所述第一晶体管的所述本体端子耦合到第一电压。

在相关实施例中，所述共栅放大器制作在p型衬底的深n井中。

在相关实施例中，所述共栅放大器制作在n型衬底的p井中。

在相关实施例中，所述第二晶体管还被配置成经由电容器在所述共源放大器的栅极端子处接收输入电压，且其中所述第二晶体管的所述源极端子经由第二电阻器耦合到所述第二晶体管的栅极端子。

在另一实施例中，一种功率放大电路包括：共栅(cg)放大器，其中所述共栅放大器包括第一晶体管，其中所述第一晶体管的源极端子与本体端子经由第一电阻器耦合在一起；以及共源(cs)放大器，其中所述共源放大器包括与所述第一晶体管串联的第二晶体管，其中所述第二晶体管的源极端子与本体端子耦合在一起。

在相关实施例中，所述第一晶体管及所述第二晶体管各自包括以下晶体管中的一者：n型金属氧化物半导体晶体管及p型金属氧化物半导体晶体管。

在相关实施例中，所述第二晶体管还被配置成经由电容器在所述共源放大器的栅极端子处接收输入电压。

在相关实施例中，所述第二晶体管的所述源极端子经由第二电阻器耦合到所述第二晶体管的栅极端子。

在相关实施例中，所述第一晶体管的所述本体端子耦合到第一电压。

在相关实施例中，所述共栅放大器制作在p型衬底的深n井中。

在相关实施例中，所述共栅放大器制作在n型衬底的p井中。

在又一实施例中，一种用于操作功率放大电路的方法包括：在共栅(cg)放大器的栅极端子上提供第一电压；在共源(cs)放大器的栅极端子上接收第二电压以在所述共源放大器上产生第一输出电流；以及在所述共栅放大器上产生第二输出电流，其中所述共栅放大器包括第一晶体管，其中所述第一晶体管的源极端子与本体端子经由第一电阻器耦合在一起，且其中所述共源放大器包括与所述第一晶体管串联的第二晶体管，其中所述第二晶体管的源极端子与本体端子耦合在一起。

在相关实施例中，所述第一晶体管及所述第二晶体管各自包括以下晶体管中的一者：n型金属氧化物半导体晶体管及p型金属氧化物半导体晶体管。

在相关实施例中，所述第一晶体管的所述本体端子耦合到第三电压。

在相关实施例中，所述共栅放大器制作在p型衬底的深n井中。

在相关实施例中，所述共栅放大器制作在n型衬底的p井中。

在相关实施例中，所述第二晶体管还被配置成经由电容器在所述共源放大器的所述栅极端子处接收输入电压，且其中所述第二晶体管的所述源极端子经由第二电阻器耦合到所述第二晶体管的栅极端子。

上述内容概述了数个实施例的特征，以使所属领域的技术人员可更好地理解本发明的各方面。所属领域的技术人员应了解，其可容易地使用本发明作为设计或修改其他工艺及结构以实现与本文中所介绍的实施例相同的目的及/或达成相同的优势的基础。所属领域的技术人员还应意识到这些等效构造并不背离本发明的精神及范围，且其可在不背离本发明的精神及范围的情况下在本文中做出各种变化、替代及更改。