高速电平移位复用器的制作方法

本申请是申请日为2015年10月6日的题为“高速电平移位复用器”的中国发明专利申请201580060119.0(pct/us2015/054307)的分案申请。

本公开的各方面一般涉及电平移位器和复用器，尤其涉及电平移位复用器。

背景技术：

芯片可包括不同功率域，其中每一功率域可对应于不同的供电电压。例如，第一功率域可具有较低的供电电压以降低第一功率域中的电路的功耗，而第二功率域可具有较高的供电电压以提高第二功率域中的电路的性能。一个或多个电平移位器可以被用于促成不同功率域中的电路之间的通信。例如，电平移位器可通过使信号的电压移位来允许该信号从一个功率域跨越到另一功率域。

技术实现要素：

以下给出对一个或多个实施例的简化概述以提供对此类实施例的基本理解。此概述不是所有构想到的实施例的详尽综览，并且既非旨在标识所有实施例的关键性或决定性要素亦非试图界定任何或所有实施例的范围。其唯一的目的是要以简化形式给出一个或多个实施例的一些概念以作为稍后给出的更加具体的说明之序。

根据第一方面，本文描述了一种电平移位复用器。该电平移位复用器包括第一下拉电路，第一下拉电路耦合到第一节点并且具有第一和第二输入，其中第一下拉电路被配置成基于一个或多个选择信号来选择第一和第二输入中的一者，以及在第一输入被选择并且被驱动到第一状态时下拉第一节点以及在第二输入被选择并且被驱动到第二状态时下拉第一节点。该电平移位复用器还包括第二下拉电路，第二下拉电路耦合到第二节点并且具有第三和第四输入，其中第二下拉电路被配置成基于该一个或多个选择信号来选择第三和第四输入中的一者，以及在第三输入被选择并且被驱动到第三状态时下拉第二节点以及在第四输入被选择并且被驱动到第四状态时下拉第四节点。该电平移位复用器进一步包括上拉电路，该上拉电路被配置成在第二节点被第二下拉电路下拉的情况下上拉第一节点，以及在第一节点被第一下拉电路下拉的情况下上拉第二节点。

第二方面涉及一种用于电平移位复用的方法。该方法包括基于一个或多个选择信号来选择多个输入中的一者，以及基于该多个输入中被选择的这个输入的状态来下拉第一和第二节点中的一者。该方法还包括在第二节点被下拉的情况下上拉第一节点，以及在第一节点被下拉的情况下上拉第二节点。

第三方面涉及一种用于电平移位复用的装备。该装备包括用于基于一个或多个选择信号来选择多个输入中的一者的装置，以及用于基于该多个输入中被选择的这个输入的状态来下拉第一和第二节点中的一者的装置。该装置还包括用于在第二节点被下拉的情况下上拉第一节点的装置，以及用于在第一节点被下拉的情况下上拉第二节点的装置。

第四方面涉及一种复用器。该复用器包括第一电平移位复用器，第一电平移位复用器被配置成基于第一多个选择信号来选择第一多个输入中的一者，使在该第一多个输入中被选择的那个输入处的信号电平移位，以及在第一输出处输出第一电平移位复用器的经电平移位的信号。该复用器还包括第二电平移位复用器，第二电平移位复用器被配置成基于第二多个选择信号来选择第二多个输入中的一者，使在该第二多个输入中被选择的那个输入处的信号电平移位，以及在第二输出处输出第二电平移位复用器的经电平移位的信号。该复用器进一步包括组合电路，该组合电路被配置成组合第一和第二输出，该复用器还包括解码器，该解码器被配置成基于指针通过将该第一多个选择信号中的一者设置为第一状态并且禁用第二电平移位复用器或者将该第二多个选择信号中的一者设置为第二状态并且禁用第一电平移位复用器来选择第一和第二多个输入中的一者。

为能达成前述及相关目的，这一个或多个实施例包括在下文中充分描述并在权利要求中特别指出的特征。以下说明和所附插图详细阐述了这一个或多个实施例的某些解说性方面。但是，这些方面仅仅是指示了可采用各个实施例的原理的各种方式中的若干种，并且所描述的实施例旨在涵盖所有此类方面及其等效方案。

附图说明

图1示出了包括复用器、读指针的电平移位器、以及该复用器的输出的电平移位器的接口电路的示例。

图2示出了包括多个电平移位器以及复用器的接口电路的示例。

图3示出了根据本公开的一实施例的电平移位复用器。

图4a示出了根据本公开的一实施例的电平移位复用器的示例性实现。

图4b示出了根据本公开的另一实施例的电平移位复用器的示例性实现。

图5示出了根据本公开的一实施例的包括两个电平移位复用器的复用器的示例。

图6示出了根据本公开的一实施例的包括四个电平移位复用器的复用器的示例。

图7示出了根据本公开的另一实施例的包括四个电平移位复用器的复用器的示例。

图8示出了根据本公开的一实施例的包括复用扼流电路的电平移位复用器。

图9是根据本公开的一实施例的用于电平移位复用的方法的流程图。

具体实施方式

以下结合附图阐述的详细描述旨在作为各种配置的描述，而无意表示可实践本文中所描述的概念的仅有的配置。本详细描述包括具体细节以便提供对各种概念的透彻理解。然而，对于本领域技术人员将显而易见的是，没有这些具体细节也可实践这些概念。在一些实例中，以框图形式示出众所周知的结构和组件以避免湮没此类概念。

图1示出了一接口电路，该接口电路可被用于将第一功率域中的存储设备阵列110(1)到110(4)(例如，先进先出(fifo)存储设备)与第二功率域中的接收电路(未示出)对接。存储设备也可被称为缓冲器、寄存器或锁存器。接口电路包括读复用器120、第一电压电平移位器130、以及第二电压电平移位器140。第一功率域中的供电电压是vddin，而第二功率域中的供电电压是vddout。在这一示例中，复用器120位于第一功率域中。

在操作中，复用器120从接收电路接收读指针，并且基于读指针来选择存储设备110(1)到110(4)中的一者的输出115(1)到115(4)。读指针的电压被第二电平移位器140电平移位以使得读指针能够跨越功率域边界从第二功率域到第一功率域。第一电平移位器130使复用器输出信号的电压移位以使得输出信号能够跨越功率域边界从第一功率域到第二功率域。

图1中的接口电路的缺点在于，该电路可能不适用于高数据速率(例如，25千兆赫兹或更高)的操作。这是因为，功率域边界需要被读指针和复用器输出信号两者跨越以读取来自存储设备的数据。结果，可从存储设备读取数据的速度被降低。针对读操作的功率域边界跨越由图1中的路径145表示。

图2示出了根据另一实施例的接口电路。在这一实施例中，该接口电路包括多个电平移位器220(1)到220(4)、以及第二功率域中的读复用器230。每一电平移位器220(1)到220(4)耦合到存储设备110(1)到110(4)中的相应一个存储设备的输出115(1)到115(4)，并且被配置成使来自存储设备110(1)到110(4)中的相应一个存储设备的数据信号的电压进行电平移位。这使得来自每一存储设备的数据信号跨越功率域边界到达第二功率域中的复用器230。图2中的接口电路缓解了与图1中的接口电路相关联的定时问题。这是因为，读指针不必跨越功率域边界，因为复用器230位于第二功率域中。然而，图2中的接口电路针对每一存储设备包括单独的电平移位器。这显著地增加了该接口电路的面积，在存储设备数量增加时尤甚。

图3示出了根据本公开的一实施例的包括电平移位复用器330的接口电路。电平移位复用器330从第一功率域中的存储设备110(1)到110(4)接收数据信号，并且基于读指针在第二功率域中输出诸数据信号中被选择的那个数据信号。在这一实施例中，电平移位和复用功能被集成到电平移位复用器330中。这与图2中的接口电路相比减小了接口电路的面积。另外，电平移位复用器330在第二功率域中接收该读指针，藉此缓解与图1中的接口电路相关联的定时问题。

图4a示出了根据本公开的一实施例的电平移位复用器410。电平移位复用器410具有第一差分输入和第二差分输入，分别用于接收第一功率域中的第一差分信号和第二差分信号。例如，电平移位复用器410可以从存储设备中的第一存储设备115(1)接收第一差分信号，以及从存储设备中的第二存储设备115(2)接收第二差分信号。因而，在该实施例中，存储设备的输出是差分的。

第一差分输入包括用于接收第一差分信号的输入a和输入第一差分信号包括第一功率域中的信号a及其补(逻辑逆)。第二差分输入包括用于接收第二差分信号的输入b和输入第二差分信号包括第一功率域中的信号b及其补(逻辑逆)。信号a、b以及中的每一者可具有约为vddin的电压摆动。

在操作中，电平移位复用器410基于分别在选择输入sela和selb处接收到的选择信号sela和selb的逻辑状态来选择第一差分输入(即，输入a和)或第二差分输入(即，输入b和)。例如，电平移位复用器410可以在选择信号sela为逻辑1而选择信号selb为逻辑0的情况下选择第一差分输入(即，输入a和)，以及在选择信号sela为逻辑0而选择信号selb为逻辑1的情况下选择第二差分输入(即，输入b和)。电平移位复用器410使在所选差分输入处的差分信号进行电平移位，并且在第二功率域中以约为vddout的电压摆动来输出经电平移位的差分信号，如下文进一步讨论的。因而，所选差分输入处的差分信号的电压从vddin被电平移位到vddout。选择信号sela和selb的逻辑状态可以由图3中示出的读指针根据所选存储设备来指定。选择信号sela和selb可以在第二功率域中。

电平移位复用器410包括上拉电路412、第一下拉电路420和第二下拉电路430。上拉电路412包括交叉耦合的p型金属氧化物半导体(pmos)晶体管415和417。pmos晶体管415和417的源极被耦合到第二功率域的供电轨vddout。每一pmos晶体管415和417的栅极被耦合到另一pmos晶体管415和417的漏极。pmos晶体管415的漏极被耦合到节点460，而pmos晶体管417的漏极被耦合到节点465。

第一下拉电路420包括第一分支421和第二分支423。第一分支421包括串联耦合的第一选择n型金属氧化物半导体(nmos)晶体管422和第一驱动nmos晶体管426。第一选择nmos晶体管422的栅极被耦合到选择输入sela，而第一驱动nmos晶体管426的栅极被耦合到输入a。第一选择nmos晶体管422的漏极耦合到节点460，而第一选择nmos晶体管422的源极耦合到第一驱动nmos晶体管426的漏极，而第一驱动nmos晶体管426的源极耦合到接地。第二分支423包括串联耦合的第二选择nmos晶体管424和第二驱动nmos428。第二选择nmos晶体管424的栅极耦合到选择输入selb，而第二驱动nmos晶体管428的栅极耦合到输入b。第二选择nmos晶体管424的漏极耦合到节点460，而第二选择nmos晶体管424的源极耦合到第二驱动nmos晶体管428的漏极，而第二驱动nmos晶体管428的源极耦合到接地。

第二下拉电路430包括第三分支431和第四分支433。第三分支431包括串联耦合的第三选择nmos晶体管432和第三驱动nmos晶体管436。第三选择nmos晶体管432的栅极耦合到选择输入sela，而第三驱动nmos晶体管436的栅极耦合到输入第三选择nmos晶体管432的漏极耦合到节点465，而第三选择nmos晶体管432的源极耦合到第三驱动nmos晶体管436的漏极，而第三驱动nmos晶体管436的源极耦合到接地。第四分支433包括串联耦合的第四选择nmos晶体管434和第四驱动nmos438。第四选择nmos晶体管434的栅极耦合到选择输入selb，而第四驱动nmos晶体管438的栅极耦合到输入第四选择nmos晶体管434的漏极耦合到节点465，而第四选择nmos晶体管434的源极耦合到第四驱动nmos晶体管438的漏极，而第四驱动nmos晶体管438的源极耦合到接地。

电平移位复用器410还包括第一反相器450、第二反相器455、以及钳位晶体管440。第一反相器450具有耦合到节点460的输入以及耦合到电平移位复用器410的第一输出(被表示为“out”)的输出。第二反相器455具有耦合到节点465的输入以及耦合到电平移位复用器410的第二输出(被表示为)的输出。第一和第二反相器450和455两者可以由第二功率域的供电电压vddout来供电。钳位晶体管440可以被用于通过将节点465拉到接地来禁用电平移位复用器410，如下文进一步讨论的。

在操作中，当选择信号sela为逻辑1而选择信号selb为逻辑0时，第一和第三选择nmos晶体管422和432被导通，而第二和第四选择nmos晶体管424和434被截止。结果，第一和第三驱动nmos晶体管426和436分别耦合到节点460和465，而第二和第四驱动nmos晶体管428和438分别与节点460和465解耦。换言之，输入a和被选择。

如果信号a为逻辑1，则第一驱动nmos晶体管426被导通，并且将节点460拉到接地。由于pmos晶体管417的栅极耦合到节点460，这导致pmos晶体管417导通，并且将节点465上拉至vddout。结果，第一反相器450(耦合到节点460)在电平移位复用器410的第一输出out处输出逻辑1，而第二反相器455(耦合到节点465)在电平移位复用器410的第二输出处输出逻辑0。

如果信号a为逻辑0，则第三驱动nmos晶体管436(被反相信号驱动)被导通，并且将节点465拉到接地。由于pmos晶体管415的栅极耦合到节点465，这导致pmos晶体管415导通，并且将节点460上拉至vddout。结果，第一反相器450(耦合到节点460)在电平移位复用器410的第一输出out处输出逻辑0，而第二反相器455(耦合到节点465)在电平移位复用器410的第二输出处输出逻辑1。

当选择信号sela为逻辑0而选择信号selb为逻辑1时，第二和第四选择nmos晶体管424和434被导通，而第一和第三选择nmos晶体管422和432被截止。结果，第二和第四驱动nmos晶体管428和438分别耦合到节点460和465，而第一和第三驱动nmos晶体管426和436分别与节点460和465解耦。换言之，输入b和被选择。

如果信号b为逻辑1，则第二驱动nmos晶体管428被导通，并且将节点460拉到接地。由于pmos晶体管417的栅极耦合到节点460，这导致pmos晶体管417导通，并且将节点465上拉至vddout。结果，第一反相器450(耦合到节点460)在电平移位复用器410的第一输出out处输出逻辑1，而第二反相器455(耦合到节点465)在电平移位复用器410的第二输出处输出逻辑0。

如果信号b为逻辑0，则第四驱动nmos晶体管438(被反相信号驱动)被导通，并且将节点465拉到接地。由于pmos晶体管415的栅极耦合到节点465，这导致pmos晶体管415导通，并且将节点460上拉至vddout。结果，第一反相器450(耦合到节点460)在电平移位复用器410的第一输出out处输出逻辑0，而第二反相器455(耦合到节点465)在电平移位复用器410的第二输出处输出逻辑1。

因而，电平移位复用器410在选择信号sela为逻辑1而选择信号selb为逻辑0的情况下选择第一差分输入(即，输入a和)，以及在选择信号sela为逻辑0而选择信号selb为逻辑1的情况下选择第二差分输入(即，输入b和)。电平移位复用器410使所选差分输入处的差分信号进行电平移位，并且在第一和第二输出out和处输出在第二功率域中的经电平移位的差分信号。

钳位晶体管440(例如，nmos晶体管)被用于选择性地禁用电平移位复用器410。更具体地，钳位晶体管440在禁用信号(被表示为“禁用a/b”)为逻辑1时禁用电平移位复用器410，以及在该禁用信号为逻辑0时启用电平移位复用器410。当禁用信号为逻辑1时，钳位晶体管440被导通，并且将节点465拉到接地。这导致pmos晶体管415导通，并且将节点460拉到vddout。结果，第一反相器450在第一输出out处输出逻辑0，而第二反相器455在第二输出处输出逻辑1。钳位晶体管440可以被用于在电平移位复用器410未在使用中(例如，处于休眠模式)时将电平移位复用器410置于已知状态。这阻止在电平移位复用器410未在使用中时节点460和465浮动到中间逻辑状态(例如，半vddout)。当禁用信号为逻辑0时，钳位晶体管440被截止，并且电平移位复用器410如上所讨论地正常操作。

电平移位复用器410与图2中示出的电路(其中针对每一输入信号使用单独的电平移位器)相比减小了面积。这是因为，电平移位复用器410针对第一和第二差分输入使用共同的上拉电路412。

在图4a中示出的示例中，电平移位复用器410具有两个差分输入。要领会，电平移位复用器410不限于这一示例，并且电平移位复用器410可以被扩展以复用两个以上差分信号。就此，图4b示出了其中电平移位复用器470接收除了以上讨论的第一和第二差分信号之外的第三差分信号(即，信号c及其补)的示例。在这一示例中，第一下拉电路480包括用于第三差分信号(即，信号c和)的第五分支481，而第二下拉电路490包括用于第三差分信号(即，信号c和)的第六分支491。

第五分支481包括串联耦合的第五选择nmos晶体管482和第五驱动nmos晶体管486。第五选择nmos晶体管482的栅极耦合到选择输入selc，而第五驱动nmos晶体管486的栅极耦合到输入c。第五选择nmos晶体管482的漏极耦合到节点460，而第五选择nmos晶体管482的源极耦合到第五驱动nmos晶体管486的漏极，而第五驱动nmos晶体管486的源极耦合到接地。

第六分支491包括串联耦合的第六选择nmos晶体管492和第六驱动nmos496。第六选择nmos晶体管492的栅极耦合到选择输入selc，而第六驱动nmos晶体管496的栅极耦合到输入第六选择nmos晶体管492的漏极耦合到节点465，而第六选择nmos晶体管492的源极耦合到第六驱动nmos晶体管496的漏极，而第六驱动nmos晶体管496的源极耦合到接地。

在操作中，通过将对应的选择信号设置为逻辑1并且将其余两个选择信号设置为逻辑0来选择这三个差分输入中的一者。例如，如果第三差分输入(即，输入c和)被选择，则选择信号selc被设置为逻辑1而选择信号sela和selb被设置为逻辑0。这导致第五和第六选择nmos晶体管482和492导通，并且第一、第二、第三和第四选择nmos晶体管422、424、432和434截止。结果，第五和第六驱动nmos晶体管486和496分别耦合到节点460和465，而其他驱动晶体管与节点460和465解耦。换言之，输入c和被选择。

如果信号c为逻辑1，则第五nmos晶体管486被导通，并且将节点460拉到接地。这导致pmos晶体管417导通，并且将节点465上拉到vddout。结果，第一反相器450(耦合到节点460)在第一输出out处输出逻辑1，而第二反相器455(耦合到节点465)在第二输出处输出逻辑0。如果信号c为逻辑0，则第六驱动nmos晶体管496(被反相信号驱动)被导通，并且将节点465拉到接地。这导致pmos晶体管415导通，并且将节点460上拉到vddout。结果，第一反相器450(耦合到节点460)在第一输出out处输出逻辑0，而第二反相器455(耦合到节点465)在第二输出处输出逻辑1。

通过在第一下拉电路480和第二下拉电路490中添加针对每一附加信号的分支，电平移位复用器470可以被扩展以复用附加信号。然而，添加附加分支增大了每一节点460和465处的电容性负载，这使复用器470变慢。

回头参考图4a，电平移位复用器410可以与具有相同或相似结构的一个或多个其他电平移位复用器相组合以形成更大的电平移位复用器。就此，图5示出了其中图4a中的电平移位复用器410与第二电平移位复用器510相组合以形成更大的电平移位复用器505的示例。在这一示例中，第二复用器510可具有与第一复用器410基本上相同的结构，并且可以被配置成基于选择信号selc和seld来选择第三差分输入(即，输入c和)或第四差分输入(即，输入d和)。更具体地，第二复用器510可以通过复制图4a中示出的结构并且分别用输入c、d、selc、seld和禁用c/d替换输入a、b、sela、selb和禁用a/b来实现。

在这一实施例中，第一复用器410的正输出452耦合到or(或)门515的第一输入，而第二复用器510的正输出552耦合到or门515的第二输入。在这一示例中，每一复用器410和510的负输出未被使用。or门515在第二功率域中，并且可以由供电电压vddout来供电。复用器505的输出(被表示为“out”)在or门515的输出处被取得。

在这一实施例中，一次可以选择复用器505的四个差分输入中的一者。可以由读解码器530来控制该选择，读解码器530接收读指针并且控制选择信号sela、selb、selc和seld以及禁用信号禁用a/d和禁用c/d的逻辑状态来选择由读指针指定的差分输入。在这一实施例中，读指针可具有指定该四个差分输入中的一者的二位值。为了便于解说，图5中未示出复用器410和510与读解码器530之间的个体连接。

例如，如果第一差分输入(即，输入a和)被读指针选择，则读解码器530可以将选择信号sela设置为逻辑1，将选择信号selb设置为逻辑0，以及将禁用信号禁用c/d设置为逻辑1。这导致第一复用器410选择第一差分输入(即，输入a和)并且禁用第二复用器510，从而导致第二复用器510在输出552处输出逻辑0。结果，or门515的输出处的逻辑状态取决于第一复用器410的正输出452处的逻辑状态(即，信号a的逻辑状态)。在这一示例中，禁用信号禁用a/b被设置为逻辑0。

在另一示例中，如果第二差分输入(即，输入b和)被读指针选择，则读解码器530可以将选择信号selb设置为逻辑1，将选择信号sela设置为逻辑0，以及将禁用信号禁用c/d设置为逻辑1。这导致第一复用器410选择第二差分输入(即，输入b和)并且禁用第二复用器510，从而导致第二复用器510在输出552处输出逻辑0。结果，or门515的输出处的逻辑状态取决于第一复用器410的正输出452处的逻辑状态(即，信号b的逻辑状态)。在这一示例中，禁用信号禁用a/b被设置为逻辑0。

在又一示例中，如果第三差分输入(即，输入c和)被读指针选择，则读解码器530可以将选择信号selc设置为逻辑1，将选择信号seld设置为逻辑0，以及将禁用信号禁用a/b设置为逻辑1。这导致第二复用器510选择第三差分输入(即，输入c和)并且禁用第一复用器410，从而导致第一复用器410在输出452处输出逻辑0。结果，or门515的输出处的逻辑状态取决于第二复用器510的正输出552处的逻辑状态(即，信号c的逻辑状态)。在这一示例中，禁用信号禁用c/d被设置为逻辑0。

在又一示例中，如果第四差分输入(即，输入d和)被读指针选择，则读解码器530可以将选择信号seld设置为逻辑1，将选择信号selc设置为逻辑0，以及将禁用信号禁用a/b设置为逻辑1。这导致第二复用器510选择第四差分输入(即，输入d和)并且禁用第一复用器410，从而导致第一复用器410在输出452处输出逻辑0。结果，or门515的输出处的逻辑状态取决于第二复用器510的正输出552处的逻辑状态(即，信号d的逻辑状态)。在这一示例中，禁用信号禁用c/d被设置为逻辑0。

一般而言，读解码器530通过将对应的选择信号设置为逻辑1并且将到同一复用器410或510的其他选择信号输入设置为逻辑0来选择这四个差分输入中的一者。读解码器530通过将对应的禁用信号设置为逻辑1来禁用不与所选差分输入对应的复用器410或510。换言之，读解码器530禁用其差分输入中的任一者均未被选中的复用器410或510。

禁用不与所选差分输入对应的复用器410或510迫使该复用器的正输出452或552为逻辑0。结果，or门515的输出out处的逻辑状态取决于对应于所选差分输入的复用器410或510的正输出452或552处的逻辑状态。因而，每一复用器410和510中的钳位晶体管440被用于禁用不与所选差分输入对应的复用器410或510。

当整个复用器505要被禁用(例如，处于休眠模式)时，读解码器530可以将禁用信号禁用a/b和禁用c/d两者设置为逻辑1。这导致复用器505在or门515的输出out处输出逻辑0。在这一方面，读解码器530可以接收禁用信号，并且在该禁用信号为逻辑1时禁用复用器505。因而，复用器410和510中的每一者中的钳位晶体管440可具有两个功能：在相应复用器410或510不与所选差分输入对应时禁用相应复用器410或510，以及在整个复用器505要被禁用(例如，处于休眠模式)时禁用相应复用器。

图5中的电平移位复用器410和510可以与一个或多个附加电平移位复用器相组合以形成甚至更大的复用器。就此，图6示出了其中第一和第二电平移位复用器410和510与第三和第四电平移位复用器610和650相组合以形成八个差分输入复用器605的示例。第三和第四复用器610和650中的每一者可具有与图4a中示出的第一复用器410基本上相同的结构。

第三复用器610可以被配置成基于选择信号sele和self来选择第五差分输入(即，输入e和)或第六差分输入(即，输入f和)。更具体地，第三复用器610可以通过复制图4a中示出的结构并且分别用输入e、f、sele、self和禁用e/f替换输入a、b、sela、selb和禁用a/b来实现。

第四复用器650可以被配置成基于选择信号selg和selh来选择第七差分输入(即，输入g和)或第八差分输入(即，输入h和)。更具体地，第四复用器650可以通过复制图4a中示出的结构并且分别用输入g、h、selg、selh和禁用g/h替换输入a、b、sela、selb和禁用a/b来实现。

在这一实施例中，第三复用器610的正输出612耦合到第二or门665的第一输入，而第四复用器650的正输出652耦合到第二or门665的第二输入。第一or门515的输出520耦合到第三or门680的第一输入，而第二or门665的输出670耦合到第三or门的第二输入。复用器605的输出在第三or门680的输出(被表示为“out”)处被取得。

在这一实施例中，一次可以选择电平移位复用器605的八个差分输入中的一者。可以由读解码器630来控制该选择，读解码器630接收读指针并且控制选择信号sela到selh以及禁用信号禁用a/d到禁用g/h的逻辑状态来选择由读指针指定的差分输入。在这一实施例中，读指针可具有指定这八个差分输入中的一者的三位值。为了便于解说，图6中未示出复用器410、510、610和650与读解码器630之间的个体连接。

在操作中，读解码器630通过将对应的选择信号设置为逻辑1并且将到同一复用器410、510、610或650的其他选择信号输入设置为逻辑0来选择这八个差分输入中的一者。读解码器530通过将对应的禁用信号设置为逻辑1来禁用不与所选差分输入对应的另外三个复用器。这导致另外三个复用器输出逻辑0，以使得第三or门680的输出out处(以及因此复用器605)的逻辑状态取决于对应于所选差分输入的复用器410、510、610或650的输出处的逻辑状态。

例如，如果第八差分输入(即，输入h和)被读指针选择，则读解码器630可以将选择信号selh设置为逻辑1，将选择信号selg设置为逻辑0，以及将禁用信号禁用a/b、禁用c/d以及禁用e/f设置为逻辑1。在另一示例中，如果第五差分输入(即，输入e和)被读指针选择，则读解码器630可以将选择信号sele设置为逻辑1，将选择信号self设置为逻辑0，以及将禁用信号禁用a/b、禁用c/d以及禁用g/h设置为逻辑1。

当整个复用器605要被禁用(例如，处于休眠模式)时，读解码器530可以将禁用信号禁用a/b到禁用g/h全部设置为逻辑1。这导致复用器605在第三or门680的输出out处输出逻辑0。在这一方面，读解码器630可以接收禁用信号，并且在禁用信号为逻辑1时禁用复用器605。

因而，多个电平移位复用器可以被组合以通过将该多个电平移位复用器的输出进行取或运算来实现更大的复用器。图5示出了其中使用or门515来组合两个电平移位复用器410和510以形成能够复用四个不同信号的复用器505的示例。图6示出了其中使用or门515、665和680来组合四个电平移位复用器410、510、610和650以形成能够复用八个差分信号的复用器605的示例。

要领会，该多个电平移位复用器的输出可以使用不同类型的逻辑门进行取或运算。就此，图7示出了其中第一or门515被第一nor(或非)门715代替、第二or门665被第二nor门765代替、以及第三or门680被nand(与非)门780代替的复用器705的示例。nor门715和765与nand门780的组合在逻辑上可以等效于图6中的or门515、665和680的组合。在这一示例中，第一和第二复用器410和510的正输出452和552被输入到第一nor门715，而第三和第四复用器610和650的正输出612和652被输入到第二nor门765。第一和第二nor门715和765的输出720和770被输入到nand门780，而复用器705的输出(被表示为“out”)在nand门780的输出处被取得。

回头参考图4a，电平移位复用器410可能在第一功率域的供电电压vddin可不同于第二功率域的供电电压vddout的量方面受到限制。这可以通过其中第一差分输入(即，输入a和)被选择的以下示例来说明。

当信号a从0转变为1时，第一驱动nmos晶体管426导通，并且试图将节点460拉到接地。然而，上拉电路412的pmos晶体管415可能仍然被导通，并且因此对抗(抵制)第一驱动nmos晶体管426要将节点460拉到接地的企图。随着vddout与vddin之间的差增大，第一驱动nmos晶体管426(被vddin驱动)要下拉节点460变得越来越难。因此，如果vddin与vddout之间的差变得太大，则复用器可能停止正常工作。

就此，图8示出了根据本公开的一实施例的能够在更广供电电压范围上操作的电平移位复用器810。电平移位复用器810包括图4a中的电平移位复用器410，以及耦合到上拉电路412的pmos晶体管415和417的源极的复用扼流电路815。复用扼流电路815允许vddin与vddout之间的差与单有复用器410相比而言更大，如下文进一步说明的。

复用扼流电路815包括第一选择pmos晶体管818、第二选择pmos晶体管820、第一扼流电路822、以及第二扼流电路832。第一选择pmos晶体管818的栅极耦合到选择输入a，而第二选择pmos晶体管820的栅极耦合到选择输入selb。

第一扼流电路822包括第一扼流pmos晶体管824和第二扼流pmos晶体管826。第一扼流pmos晶体管824被耦合在第一选择pmos晶体管818与上拉电路412的pmos晶体管415之间。第二pmos晶体管826被耦合在第二选择pmos晶体管820与上拉电路412的pmos晶体管415之间。第一扼流pmos晶体管824的栅极被耦合到输入b，而第二扼流pmos晶体管826的栅极被耦合到输入a。

第二扼流电路832包括第三扼流pmos晶体管834和第四扼流pmos晶体管836。第三扼流pmos晶体管834被耦合在第一选择pmos晶体管818与上拉电路412的pmos晶体管417之间，而第四扼流pmos晶体管836被耦合在第二选择pmos晶体管820与上拉电路412的pmos晶体管417之间。第三扼流pmos晶体管834的栅极耦合到输入而第四扼流pmos晶体管836的栅极耦合到输入

如上所讨论的，复用扼流电路815允许vddout与vddin之间的差与单有电平移位复用器410相比而言更大。这可藉由以下示例来解释。

当选择信号sela为逻辑1而选择信号selb为逻辑0时，第一选择晶体管818被截止，而第二选择晶体管820被导通。结果，第二和第四扼流pmos晶体管826和836耦合到第二功率域的供电轨vddout，而第一和第二扼流pmos晶体管824和834与第二功率域的供电轨vddout解耦。换言之，在第一差分输入(即，输入a和)被选择时，对应于第一差分输入的扼流pmos晶体管826和836被选择。

在这一示例中，当信号a从0转变为1时，第一扼流电路822通过对从vddout到上拉电路412的pmos晶体管415的电流扼流来帮助第一驱动nmos晶体管426下拉节点460。这是因为，信号a的逻辑1使第二扼流pmos晶体管826截止(或部分截止)，藉此减少(扼流)从vddout通过第二扼流pmos晶体管826到pmos晶体管415的电流。结果，pmos晶体管415对抗(抵制)第一驱动晶体管426要下拉节点460的企图的能力被消减。这允许vddout与vddin之间的差与图4a中的复用器410相比更大。由于第一选择pmos晶体管818被截止，所以电流不会从供电轨vddout通过第一扼流pmos晶体管824流到pmos晶体管415。

在这一示例中，当信号a从1转变为0时，第四扼流电路836通过对从vddout到上拉电路412的pmos晶体管417的电流扼流来帮助第三驱动nmos晶体管436下拉节点465。这是因为，反相信号为逻辑1并且信号的逻辑1使第四扼流pmos晶体管836截止(或部分截止)，藉此减少(扼流)从vddout通过第四扼流pmos晶体管836到pmos晶体管417的电流。由于第一选择pmos晶体管818被截止，电流不会从供电轨vddout通过第三扼流pmos晶体管834流到pmos晶体管417。

当选择信号sela为逻辑0而选择信号selb为逻辑1时，第一选择晶体管818被导通，而第二选择晶体管820被截止。结果，第一和第三扼流pmos晶体管824和834耦合到第二功率域的供电轨vddout，而第二和第四pmos晶体管826和836与第二功率域的供电轨vddout解耦。换言之，在第二差分输入(即，输入b和)被选择时，对应于第二差分输入的扼流pmos晶体管824和834被选择。

在这一示例中，当信号b从0转变为1时，第一扼流电路822通过对从vddout到上拉电路412的pmos晶体管415的电流扼流来帮助第二驱动nmos晶体管428下拉节点460。这是因为，信号b的逻辑1使第一扼流pmos晶体管824截止(或部分截止)，藉此减少(扼流)从vddout通过第一扼流pmos晶体管824到pmos晶体管415的电流。由于第二选择pmos晶体管820被截止，所以电流不会从供电轨vddout通过第二扼流pmos晶体管826流到pmos晶体管415。

在这一示例中，当信号b从1转变为0时，第三扼流电路834通过对从vddout到上拉电路412的pmos晶体管417的电流扼流来帮助第四驱动nmos晶体管438下拉节点465。这是因为，反相信号为逻辑1并且信号的逻辑1使第三扼流pmos晶体管834截止(或部分截止)，藉此减少(扼流)从vddout通过第三扼流pmos晶体管834到pmos晶体管417的电流。由于第二选择pmos晶体管820被截止，电流不会从供电轨vddout通过第四扼流pmos晶体管836流到pmos晶体管417。

因而，复用扼流电路815允许vddout与vddin之间的差与单有电平移位复用器410相比而言更大。vddout与vddin之间的差可以为100mv或更大、200mv或更大、或300mv或更大。

电平移位复用器810还可包括第二钳位晶体管840(例如，pmos晶体管)，如图8所示。第二钳位晶体管840可使源极耦合到第二功率域的供电轨vddout，漏极在节点842处耦合到pmos晶体管415的源极，并且栅极由禁用信号的逆来驱动。逆禁用信号可以例如使用由vddout供电的反相器来生成。在这一实施例中，当禁用信号禁用a/b为逻辑1时，第一钳位晶体管440导通并且将节点465拉到接地，而第二钳位晶体管840导通并且将节点842(以及因此pmos晶体管415的源极)拉到vddout。pmos晶体管415被导通，因为节点465被第一钳位晶体管440拉到接地。结果，pmos晶体管415将节点460拉到节点842处的约vddout。第一反相器450在第一输出out处输出逻辑0，而第二反相器455在第二输出处输出逻辑1。当禁用信号禁用a/b为逻辑0时，这两个钳位晶体管440和840被关断，并且复用器810如上所讨论地正常操作。

图9是解说根据本公开的一实施例的用于电平移位复用的方法900的流程图。方法900可以由电平移位复用器410、470或810来执行。

在步骤910，基于一个或多个选择信号来选择多个输入中的一者。例如，该多个输入中的每一者可以是包括一对互补输入(例如，第一差分输入的输入a和)的差分输入(例如，第一差分输入)。在一个示例中，该一个或多个选择信号可针对该多个输入中的每一者包括相应的选择信号(例如，针对第一差分输入的选择信号sela)。在这一示例中，该多个输入中的一者在相应的选择信号为逻辑1时可被选择。未被选择输入的选择信号可以为逻辑0。

在步骤920，基于该多个输入中所选的那个输入的状态，第一和第二节点中的一者被下拉。例如，该多个输入中的每一者可以是差分输入，并且该多个输入中所选的那个输入可以由包括互补信号(例如，信号a和)的相应的差分信号来驱动。在这一示例中，如果差分信号处于一个状态(例如，信号a为逻辑1而信号为逻辑0)则第一节点可以被下拉，而如果该差分信号处于另一状态(例如，信号a为逻辑0而信号为逻辑1)则第二节点可以被下拉。

在步骤930，如果第二节点被下拉，则第一节点被上拉。例如，第一节点(例如，节点460)可以被栅极耦合到第二节点(例如，节点465)的pmos晶体管(例如，pmos晶体管415)上拉。

在步骤940，如果第一节点被下拉，则第二节点被上拉。例如，第二节点(例如，节点465)可以被栅极耦合到第一节点(例如，节点460)的pmos晶体管(例如，pmos晶体管417)上拉。

尽管本公开的各实施例使用差分输入信号的示例来讨论，但要领会，本公开不限于差分信号。例如，信号端信号可以被输入到图4a中的复用器410。在这一示例中，信号端信号的补可以由第一功率域中的反相器生成，并且得到的补信号可以被输入到复用器410。此外，要领会，图5-7中的复用器410、510、610和650中的每一者还可包括复用扼流电路以扩展复用器可在其上操作的供电电压范围。

读解码器530或630可以用设计成执行本文描述的功能的通用处理器、数字信号处理器(dsp)、专用集成电路(asic)、现场可编程门阵列(fpga)或其他可编程逻辑器件、分立的门或晶体管逻辑、分立的硬件组件、或其任何组合来实现。通用处理器可以是微处理器，但在替换方案中，处理器可以是任何常规的处理器、控制器、微控制器、或状态机。处理器还可以被实现为计算设备的组合，例如dsp与微处理器的组合、多个微处理器、与dsp核心协同的一个或多个微处理器、或任何其它此类配置。

提供对本公开的先前描述是为使得本领域任何技术人员皆能够制作或使用本公开。对本公开的各种修改对本领域技术人员而言将容易是显而易见的，并且本文中所定义的普适原理可被应用到其他变型而不会脱离本公开的精神或范围。由此，本公开并非旨在被限定于本文中所描述的示例，而是应被授予与本文中所公开的原理和新颖特征相一致的最广范围。