正反器的制作方法

本揭露是有关于一种半导体装置设计，且特别是有关于一种扫描正反器，更特别是有关于一种用于对半导体集成电路进行扫描测试的扫描正反器。

背景技术：

大部分数字电路使用一或多个时脉信号决定在操作电路的功能单元时的速率。使用这样的时脉信号的电路一般被称为同步电路。时脉信号到达同步电路的不同点之间的时间差被称为时脉偏斜。为了使同步电路能够正常工作，时脉偏斜必须被维持在一个可接受的程度。

技术实现要素：

本发明实施例包含一种正反器。正反器包括电路、主闩锁器以及从闩锁器。电路用以接收一扫描输入信号并且产生一延迟扫描输入信号。主闩锁器用以接收一数据信号以及延迟扫描输入信号。从闩锁器耦接主闩锁器，主闩锁器基于主闩锁器接收的一扫描致能信号选择性提供数据信号或延迟扫描输入信号的一者至从闩锁器。

附图说明

本揭露内容的各方面搭配随附的附图的参阅，可以对以下的详细说明有更佳的理解。

图1是根据一些实施例所绘示的主从式正反器的方块图；

图2是根据一些实施例所绘示的主从式正反器的示例主从式闩锁器配置的细节的电路图；

图3是根据一些实施例所绘示的示例主从式正反器的电路图；

图4是根据一些实施例所绘示的示例主从式正反器的电路图；

图5是根据一些实施例所绘示的使用扫描输入电路以延迟扫描输入信号的过程的示例流程图。

【符号说明】

100、200、300、400:正反器

120:扫描输入信号

103:扫描输入电路

104:数据信号

121:第一时脉信号

122:第二时脉信号

106:延迟扫描输入信号

102:主闩锁器

110:输出节点

108:从闩锁器

114:扫描致能(se)信号

112:时脉电路

116:输入时脉信号

118:输出节点

206:扫描输入电路

209、211、213、215:pmos晶体管

208、210、212、214:nmos晶体管

220、230、240、250:反向器

202:主闩锁器

204:从闩锁器

306:扫描输入电路

309、310、314:pmos晶体管

311、312、313:nmos晶体管

320:或门

330:反向器

302:主闩锁器

304:从闩锁器

406:扫描输入电路

500:流程图

502、504、506:步骤

具体实施方式

以下揭露内容提供了用于实施所提供标的的不同特征的许多不同实施例或实例。以下描述了部件、材料、值、步骤、操作、材料、布置等的特定实例以简化本揭露内容。当然，该等仅仅是实例，而并非旨在为限制性的。可设想到其他部件、值、操作、材料、布置等。例如，在以下描述中在第二特征上方或之上形成第一特征可以包括第一特征和第二特征形成为直接接触的实施例，并且亦可以包括可以在第一特征与第二特征之间形成额外特征，使得第一特征和第二特征可以不直接接触的实施例。另外，本揭露可以在各种实例中重复参考数字及/或字母。该重复是为了简单和清楚的目的，并且本身并不代表所论述的各种实施例及/或配置之间的关系。

在每一台计算机、智能型电视、移动电话或其他数字电子装置之中都包含集成电路晶片。集成电路晶片包含形成电子电路的一或多个部件。模拟或数字信号流经这些电子电路并使电子电路能够运作。电子电路的运作的一部分与这些信号抵达电路中的特定部件的时序有关，特别是某些特定种类的电路，诸如同步电路。信号的时序无效(例如，信号过早或过迟抵达电路的特定点)的时候被称为时序违规(timingviolation)。

静态时序分析(statictiminganalysis；sta)是一种协助识别时序违规的分析。在使用sta以评估同步电路(例如具有一或多个正反器的电路)时，要评估两个关键的时间:(i)设置时间(ii)保持时间。保持时间是正反器的输入信号在输入时脉信号的时脉边缘后必须保持稳定的最小时间量。当测量到给定电路的保持时间少于预期保持时间时，给定电路具有保持时间违规。补救保持时间违规的方式包括在正反器的扫描路径输入端使用额外电路(例如，正反器中的缓冲器与/或或门)。本文描述的扫描信号电路能够增加扫描输入信号路径中的延迟并且因此改善保持时间。

图1是根据一些实施例所绘示的主从式正反器的方块图。正反器100包含主闩锁器102以及从闩锁器108。主闩锁器102包含用以接收数据信号104的输入节点。在一范例中，数据信号104通过时序电路的组合逻辑被传输至主从式正反器100。主闩锁器102还用以接收第一时脉信号121。第一时脉信号121是由时脉电路112提供并且是基于时脉电路112接收的输入时脉信号116。

主闩锁器102还用以接收延迟扫描输入信号106以及扫描致能(scanenable；se)信号114。延迟扫描输入信号106是扫描输入信号120被延迟的版本。使用扫描输入电路103能够延迟扫描输入信号120，扫描输入电路103的更多细节在图2至图4中叙述。当se信号114具有第一逻辑准位(例如当se信号停用或在低准位时)，主闩锁器102将数据信号104传至主闩锁器102的输出节点110。反之，当se信号114具有第二逻辑准位(例如当se信号启用或在高准位时)，主闩锁器102将延迟扫描输入信号106传至输出节点110。使用se信号114及第二逻辑准位的判定以实施主从式正反器100的扫描测试模式。在扫描测试模式中，数据的一或多个测试图案被写入一般是排列于扫描链中的多个正反器，诸如图1的主从式正反器100，并且测试图案接着被读出以测试正反器的数据储存功能。

图1的主从式正反器100还包含从闩锁器108，从闩锁器108用以接收主闩锁器102的输出节点110的信号。如前所述，主闩锁器102基于主闩锁器102接收的se信号114，选择性提供数据信号104或延迟扫描输入信号106的一者至从闩锁器108。从闩锁器108还用以接收第二时脉信号122，第二时脉信号122是由时脉电路112提供并且是基于输入时脉信号116。从闩锁器108包含主从式正反器100的输出节点118，且输出节点118用于从主从式正反器100读出数据。在一范例中，主从式正反器100包含提供数据储存的储存单元。在一些变化例中，主从式正反器100为单一位元正反器(例如，利于数据的单一位元的储存)。在其他变化例中，主从式正反器100为多位元正反器(例如，利于数据的多位元的储存)。

在一些变化例中，当输入时脉信号116为低准位，主闩锁器102为透通(transparent)(例如，准备好以取样及储存数据值)并且从闩锁器108为非透通(opaque)(例如，不取样，而储存之前被取样的数据值)。在这个变化例中，当输入时脉信号116提升至高准位，主闩锁器102变为非透通，并且从闩锁器108变为透通以影响正缘触发行为。另外，在另一示例的实施例中，当输入时脉信号116为高准位，主闩锁器102为透通并且从闩锁器108为非透通。在这个变化例中，当输入时脉信号116下降至低准位，主闩锁器102变为非透通，并且从闩锁器108变为透通以影响负缘触发行为。因此，主从式正反器100可以是正缘触发正反器或负缘触发正反器。

se信号114有助于主从式正反器100在两种模式中的操作:功能模式以及扫描测试模式。当se信号114为低准位(例如，逻辑0)时，主从式正反器100在功能模式中操作。当se信号114为高准位(例如，逻辑1)时，主从式正反器100在扫描测试模式中操作。在功能模式以及扫描测试模式两者中，主时脉相对于从时脉延迟的结果是扫描路径上的保持时间违反(例如，在扫描测试模式中，通过相位重叠的时脉信号驱动主闩锁器以及从闩锁器导致的保持时间违反)。

在功能模式中(例如当se信号停用或在低准位时)，扫描输入电路103不可操作并且不传输延迟扫描输入信号106至主闩锁器102。反之，在扫描测试模式中(例如当se信号启用或在高准位时)，扫描输入电路103可操作并且产生延迟扫描输入信号106以输入至主闩锁器102，如在图2至图4中的详细描述。

图2是根据一些实施例所绘示的主从式正反器的示例主从式闩锁器配置的细节的电路图。主从式正反器200包含用以接收数据信号(在图2中标示为d1)以及来自扫描输入电路206的延迟扫描输入信号106的主闩锁器202。扫描输入电路206接收扫描输入信号120(标示为si)以产生延迟扫描输入信号106。主闩锁器202与主闩锁器102的操作相同。主从式正反器200还包含耦接主闩锁器202的从闩锁器204。类似的，从闩锁器204与从闩锁器108的操作相同。主闩锁器202用以基于主闩锁器202接收的扫描致能信号(标示为se)，选择性提供数据信号d1或延迟扫描输入信号106的一者至从闩锁器204。主闩锁器202也接收扫描致能信号的反向版本(标示为seb)。

在图2的范例中主闩锁器202包含多个n型金属氧化半导体(nmos)晶体管、多个p型金属氧化半导体(pmos)晶体管以及反向器。主闩锁器202的晶体管以及反向器在附图中的配置为耦接在一起以达成如图1所述的主闩锁器102的功能。类似的，图2的从闩锁器204包含多个nmos晶体管、多个pmos晶体管以及多个反向器。从闩锁器204的晶体管以及反向器在附图中的配置为耦接在一起以达成如图1所述的从闩锁器108的功能。图2的主闩锁器202及从闩锁器204仅为范例，主闩锁器及从闩锁器可以由熟悉本技艺者以其他不同方式实施。

图2的主从式正反器200接收时脉信号(标示为clkb及clkbb)以及扫描致能信号(标示为se)。在一些变化例中，时脉信号可以基于扫描致能信号的逻辑准位。在其他变化例中，时脉信号与扫描致能信号的逻辑准位无关。

如前所述，在扫描致能信号114启动(例如，逻辑高准位或逻辑1)时，扫描输入电路206可操作。在一些变化例中，如图2所绘示，扫描输入电路206包含具有串联在一起的至少四个反向器的两个缓冲器。每个反向器可以包含一个pmos晶体管及一个nmos晶体管。举例来说，第一反向器220由pmos晶体管209及nmos晶体管208构成。第二反向器230由pmos晶体管211及nmos晶体管210构成。第三反向器240由pmos晶体管213及nmos晶体管212构成。第四反向器250由pmos晶体管215及nmos晶体管214构成。第一反向器220耦接第二反向器230以形成第一缓冲器。第三反向器240耦接第四反向器250以形成第二缓冲器。扫描输入电路206的两个缓冲器的组合引入时间延迟至扫描输入信号120之中以产生延迟扫描输入信号106。虽然在扫描输入电路206绘示了两个缓冲器，熟悉本技艺者可以理解任何数量的缓冲器都可以被使用以增加或减少扫描输入信号120的延迟。

图3是根据一些实施例所绘示的示例主从式正反器的电路图。正反器300包含主闩锁器302以及耦接主闩锁器302的从闩锁器304，如先前图2所述。在这个变化例中，产生延迟扫描输入信号106的扫描输入电路306不同于扫描输入电路206。在图3中，扫描输入电路306是由pmos晶体管309、310以及nmos晶体管312构成的或(or)门。或门320耦接反向器330。反向器330是由pmos晶体管314以及nmos晶体管313构成。扫描输入信号120是提供至pmos晶体管309的栅极。扫描致能信号的反向版本(例如，信号seb)是提供至pmos晶体管310的栅极。类似的，扫描输入信号120是提供至nmos晶体管311的栅极。扫描致能信号的反向版本(例如，信号seb)是提供至nmos晶体管312的栅极。或门320的输出信号是提供至反向器330的输入端(例如，pmos晶体管314及nmos晶体管313的栅极)。延迟扫描输入信号106是扫描输入电路306的输出信号(例如，图3中的信号net0)。延迟扫描输入信号106是提供至主闩锁器302。主闩锁器302以及从闩锁器304的操作与如前所述的主闩锁器102、202以及从闩锁器108、204的操作相同。在或门320中堆叠的pmos晶体管309、310促进下降延迟(例如，增加保持时间)。

当扫描致能信号为低准位(例如，逻辑0)时，则延迟扫描输入信号106(例如，图3中的信号net0)为高准位(例如，逻辑1)并且主从式正反器300作为正常的正反器操作于功能模式中。当扫描致能信号为高准位(例如，逻辑1)时，则延迟扫描输入信号106(例如，图3中的信号net0)为低准位(例如，逻辑0)并且主从式正反器300操作于扫描测试模式中。

图4是根据一些实施例所绘示的示例主从式正反器的电路图。主从式正反器400包含主闩锁器202以及耦接主闩锁器202的从闩锁器204，如先前图2所述。在这个变化例中，提供至主闩锁器202的延迟扫描输入信号106是由扫描输入电路406提供。扫描输入电路406为图2所述的扫描输入电路206以及图3所述的扫描输入电路306的组合。特定而言，扫描输入电路306耦接扫描输入电路206，而扫描输入电路206耦接主闩锁器202。扫描输入电路306的操作与图3所述的操作相同，除了扫描输入电路306的输出端(例如，信号net0的端点)耦接至第一反向器220的输入端。第四反向器250的输出端提供延迟扫描输入信号106至主闩锁器202。扫描输入电路306以及扫描输入电路206的组合能够提供额外的延迟至扫描输入信号120以改善主从式正反器的保持时间。

在一些变化例中，主从式正反器200为单一位元正反器(例如，利于数据的单一位元的储存)。在其他变化例中，主从式正反器200为多位元正反器(例如，利于数据的多位元的储存)。在多位元正反器的变化例中，扫描输入电路206、306以及406耦接至第一位元的扫描输出端。

图5是根据一些实施例所绘示的使用扫描输入电路以延迟扫描输入信号的方法的示例流程图500。为了便于理解，上述方法将参考本文先前叙述的结构进行叙述。但须理解，上述方法也可以应用于其他结构。在步骤502，电路(例如，主闩锁器102、202以及302)接收扫描致能信号114、数据信号d1以及扫描输入信号120。在步骤504，电路(例如，扫描输入电路103、206、306以及406)通过引发时间延迟产生延迟扫描输入信号106。在步骤506，延迟扫描输入信号106是提供至主闩锁器202。主闩锁器202基于扫描致能信号114选择性提供数据信号d1以及延迟扫描输入信号106的一者。

如本文所述的扫描输入电路的使用方式能够提供多个好处。举例来说，单元之内的扫描输入电路的放置省去了顶层布线资源的需求。另外，当扫描输入电路放置于单元之内时，降额因子不会通过sta工具应用于缓冲器延迟。

在一实施例中，正反器包括用以接收一扫描输入信号并且产生一延迟扫描输入信号的电路。正反器也包括用以接收一数据信号以及延迟扫描输入信号的主闩锁器。正反器也包括耦接主闩锁器的从闩锁器，主闩锁器基于主闩锁器接收的一扫描致能信号选择性提供数据信号或延迟扫描输入信号的一者至从闩锁器。在一些实施例中，电路包含一或门以及耦接或门的一反向器，扫描输入信号是提供至或门的一输入端并且或门的一输出端耦接反向器的一输入端，延迟扫描输入信号是从反向器的一输出端输出。在一些实施例中，电路包含具有一第一反向器及一第二反向器的一第一缓冲器以及具有一第三反向器及一第四反向器的一第二缓冲器，第一缓冲器与第二缓冲器串联耦接，扫描输入信号是提供至第一缓冲器的一输入端，延迟扫描输入信号是从第二缓冲器的一输出端输出。在一些实施例中，电路包含与一第一反向器耦接的一或门、包含耦接一第三反向器的一第二反向器的一第一缓冲器以及包含一第四反向器及一第五反向器的一第二缓冲器，或门、第一缓冲器以及第二缓冲器串联耦接在一起，扫描输入信号是提供至或门的一输入端，延迟扫描输入信号是从第五反向器的一输出端输出。在一些实施例中，主闩锁器与从闩锁器形成一单一位元正反器。在一些实施例中，主闩锁器与从闩锁器形成一多位元正反器，以及电路耦接至多位元正反器的一第一位元。

在另一实施例中，一种提供延迟扫描输入信号至具有一主闩锁器以及一从闩锁器的一正反器的方法包含通过一电路接收一扫描致能信号、一数据信号以及一扫描输入信号。电路通过引发一时间延迟，产生一延迟扫描输入信号。延迟扫描输入信号是提供至主闩锁器，其中主闩锁器基于扫描致能信号选择性提供数据信号或延迟扫描输入信号的一者。在一些实施例中，电路包含一或门以及耦接或门的一反向器，扫描输入信号是提供至或门的一输入端并且或门的一输出端耦接反向器的一输入端，延迟扫描输入信号是从反向器的一输出端输出。在一些实施例中，电路包含具有一第一反向器及一第二反向器的一第一缓冲器以及具有一第三反向器及一第四反向器的一第二缓冲器，第一缓冲器与第二缓冲器串联耦接，扫描输入信号是提供至第一缓冲器的一输入端，延迟扫描输入信号是从第二缓冲器的一输出端输出。在一些实施例中，电路包含与一第一反向器耦接的一或门、包含耦接一第三反向器的一第二反向器的一第一缓冲器以及包含一第四反向器及一第五反向器的一第二缓冲器，或门、第一缓冲器以及第二缓冲器串联耦接在一起，扫描输入信号是提供至或门的一输入端，延迟扫描输入信号是从第五反向器的一输出端输出。在一些实施例中，主闩锁器与从闩锁器形成一单一位元正反器。在一些实施例中，主闩锁器与从闩锁器形成一多位元正反器，以及电路耦接至多位元正反器的一第一位元。

在另一实施例中，正反器包括用以接收一第一信号并且产生第一信号的一延迟版本的电路。正反器也包括用以接收第一信号的延迟版本以及一第二信号并且选择性输出第一信号的延迟版本的闩锁器。在一些实施例中，电路包含一第一逻辑门以及耦接第一逻辑门的一第二逻辑门，第一信号是提供至第一逻辑门的一输入端并且第一逻辑门的一输出端耦接第二逻辑门的一输入端，第二信号是从第二逻辑门的一输出端输出。在一些实施例中，第一逻辑门以及第二逻辑门包含一或门以及一反向器的至少一者。在一些实施例中，电路包含具有至少二逻辑部件的一第一逻辑门以及具有至少二逻辑部件的一第二逻辑门，第一逻辑门串联耦接第二逻辑门，第一信号是提供至第一逻辑门的一输入端，第二信号是从第二逻辑门的一输出端输出。在一些实施例中，第一逻辑门及第二逻辑门为缓冲器并且至少二逻辑部件包含一反向器。在一些实施例中，电路包含耦接一第二逻辑门的一第一逻辑门、一第三逻辑门以及一第四逻辑门，第一逻辑门、第二逻辑门、第三逻辑门以及第四逻辑门串联耦接在一起，第一信号是提供至第一逻辑门的一输入端，第二信号是从第四逻辑门的一输出端输出。在一些实施例中，闩锁器形成一单一位元正反器。在一些实施例中，闩锁器形成一多位元正反器，以及电路耦接至多位元正反器的一第一位元。

上文概述若干实施例的特征或实例，使得熟悉此项技术者可更好地理解本揭示案的态样。熟悉此项技术者应了解，可轻易使用本揭示案作为设计或修改其他制程及结构的基础，以便实施本文所介绍的实施例或实例的相同目的及/或实现相同优势。熟悉此项技术者亦应认识到，此类等效结构并未脱离本揭示案的精神及范畴，且可在不脱离本揭示案的精神及范畴的情况下产生本文的各种变化、替代及更改。