路，Gll电路是高阈值管组成的反相器，G12电路是低阈值管组成的CMOS传输门；G10电路的栅极输入连接G8电路的CMOS传输门漏极的输出，高阈值PMOS管P15的源极接Vdd，高阈值NMOS管N15的源极接Vss,GlO电路的输出与信号q相连，同时作为Gll电路的栅极输入；G11电路的栅极连接GlO电路的输出，高阈值PMOS管P16的源极接Vdd，高阈值NMOS管N16的源极接Vss，Gll电路的输出是nq，同时与G12电路的CMOS传输门的源极相连；G12电路的CMOS传输门的源极与Gll电路的输出相连，G12电路的CMOS传输门的漏极与G8电路的CMOS传输门漏极的输出相连，同时与G9电路的低阈值管的栅极相连，又与GlO电路的输入相连，低阈值PMOS管LP8的栅极接正相时钟输入信号clk，低阈值NMOS管LN8的栅极接反相时钟输入信号nclk。
[0018]与现有技术相比，本发明的优点在于:本发明的高速低功耗多阈值D型触发器，结构简单紧凑、成本低廉，为一种多阈值高速、低功耗D型触发器。本发明主要的数据通路采用低阈值器件，提高了电路的速度。在实现D触发器基本功能的同时，采用多阈值的概念，在主要关键的数据通路、时钟通路上用低阈值器件，提高了传输效率。在非关键路径上用高阈值器件，降低了静态漏电流，降低了功耗，同时本发明降低了时钟信号clk的电压幅值，即在时钟通路上采用低阈值器件，降低时钟电压的幅值，有效降低了 Pswidling功耗。
【附图说明】
[0019]图1是本发明的拓扑结构示意图。
[0020]图2是本发明在具体应用实例中低功耗控制电路的结构原理示意图。
[0021]图3是本发明在具体应用实例中主锁存器的结构原理示意图。
[0022]图4是本发明在具体应用实例中从锁存器的结构原理示意图。
【具体实施方式】
[0023]以下将结合说明书附图和具体实施例对本发明做进一步详细说明。
[0024]如图1所示，本发明的高速低功耗多阈值D型触发器，包括低功耗控制电路、主锁存器和从锁存器。本发明的触发器具有有四个输入端和两个输出端，四个输入端分别是:正相输入时钟信号clk、反相输入时钟信号nclk、低功耗控制输入信号slp和数据输入信号d ；两个输出端分别是第一输出信号q和第二输出信号nq，第一输出信号q和第二输出信号nq为一对相反的数据信号。其中:
低功耗控制电路，用来接收低功耗控制输入信号slp，对低功耗控制输入信号slp进行缓冲处理后分别输出信号:sleep和nsleep。
[0025]主锁存器，用来接收数据输入信号d、正相输入时钟信号clk、反相输入时钟信号nclk以及信号sleep和nsleep ;主锁存器在正相输入时钟信号clk、反相输入时钟信号nclk的控制下对数据输入信号d进行锁存处理后输出信号:qt。主锁存器在接收sle印(高电平有效)、nsleep (低电平有效)信号时，不受正相输入时钟信号clk、反相输入时钟信号nclk的控制，主锁存器进入睡眠状态，此时要求时钟控制部件输出正相输入时钟信号clk为低电平“O”，反相输入时钟信号nclk为高电平“ I ”。
[0026]从锁存器，用来接收信号qt以及正相输入时钟信号clk、反相输入时钟信号nclk，从锁存器在正相输入时钟信号clk、反相输入时钟信号nclk的控制下对信号qt进行锁存处理后分别输出第一输出信号q和第二输出信号nq。从锁存器在接收sleep (高电平有效)、nsleep (低电平有效)信号时，不受正相输入时钟信号clk、反相输入时钟信号nclk的控制，从锁存器进入睡眠状态，此时要求时钟控制部件输出正相输入时钟信号clk为低电平“0”，反相输入时钟信号nclk为高电平“I”，输出值第一输出信号q和第二输出信号nq保持不变。
[0027]如图2所示，在本实施例中，低功耗控制电路具有一个输入端和两个输出端，输入端为slp，为低功耗控制信号，高有效；输出端为sleep、nsleep，为睡眠和睡眠的非。低功耗控制电路具有一个两级的反相器，其中第一级的反相器由Pl PMOS管和NI NMOS管组成，其栅极连接slp，输出作为低功耗控制电路的一个输出端nsleep ;第二级的反相器由P2PMOS管和N2 NMOS管组成，其栅极连接nsleep，输出作为低功耗控制电路的另一个输出端sle印。Pl PMOS管和P2 PMOS管的衬底连接电源Vdd，源极连接电源Vdd ;N1 NMOS管和N2NMOS管的衬底接地Vss，源极连接地Vss。
[0028]如图3所示，在本实施例中，主锁存器具有五个输入端和一个输出端，五个输入端为d、clk、nclk，sleep,nsleep, 一个输出端为qt。主锁存器由八个PMOS管和八个NMOS管组成，其中八个PMOS管中有四个低阈值管(LP1，LP2，LP3，LP4)，四个高阈值管(P9，P10, Pll,P12);八个NMOS管中也有四个低阈值管(LN1，LN2，LN3，LN4)，四个高阈值管(N9，N10, Nil,N12)。主锁存器中所有PMOS管的衬底连接电源Vdd，所有NMOS管的衬底接地Vss。其中:
Gl是一个C2MOS电路，由P9，LPl，LNl和N9组成，LPl，LNl的栅极连接数据d，P9的栅极连接sle印，源极连接Vdd，N9的栅极连接nsle印，源极连接Vss ；G1的输出连接G2 CMOS传输门的源极；
G2由LP2，LN2组成，LP2的栅极连接clk，LN2的栅极连接nclk，G2 CMOS传输门的漏极与G3，G4，G6相连接。
[0029]G3 是一个 C2MOS 电路，由 P10，LP3，LN3 和 NlO 组成，LP3，LN3 的栅极连接 G2 CMOS传输门漏极的输出，PlO的栅极连接sleep，源极连接Vdd，NlO的栅极连接nsleep，源极连接Vss ；G3的输出是qt，同时与G4的输出以及G5的输入相连。
[0030]G4，G5，G6组成一个反馈保持电路，G4，G5是高阈值管组成的反相器，G6是低阈值管组成的CMOS传输门。G4的栅极输入连接G2 CMOS传输门漏极的输出，Pll的源极接Vdd，Nll的源极接Nss, G4的输出与qt相连，同时作为G5的栅极输入。G5的栅极连接G4的输出，P12的源极接Vdd，N12的源极接Vss，G5的输出与G6 CMOS传输门的源极相连。G6 CMOS传输门的源极(输入)与G5的输出相连，G6 CMOS传输门的漏极(输出)与G2 CMOS传输门漏极的输出相连，同时与G3的低阈值管的栅极相连，又与G4的输入相连，LP4的栅极接nclk，LN4的栅极接clk。
[0031]如图4所示，在本实施例中，从锁存器具有五个输入端和两个输出端，五个输入端为qt、clk、nclk，sleep，nsleep，两个输出端为q和nq。从锁存器由八个PMOS管和八个匪05管组成，其中八个？1?)5管中有四个低阈值管(1^5，1^6，1^7，1^8)，四个高阈值管(？13，P14，P15，P16);八个NMOS管中也有四个低阈值管(LN5，LN6，LN7，LN8)，四个高阈值管(N13，N14，N15，N16)。从锁存器中所有PMOS管的衬底连接电源Vdd，所有NMOS管的衬底接地Vss。其中:
G7是一个C2MOS电路，由P13，LP5，LN5和NI3组成，LP5，LN5的栅极连接数据qt，P13的栅极连接sleep，源极连接Vdd，N13的栅极连接nsleep，源极连接Vss ；G7的输出连接G8CMOS传输门的源极；
G8由LP6，LN6组成，LP6的栅极连接nclk，LN6的栅极连接clk，G8 CMOS传输门的漏极与G9，G10，G12相连接。
[0032]G9 是一个 C2MOS 电路，由 P14，LP7，LN7 和 N14 组成，LP7，LN7 的栅极连接 G8 CMOS传输门漏极的输出，P14的栅极连接sleep，源极连接Vdd，N14的栅极连接nsleep，源极连接Vss ；G9的输出是q，同时与GlO的输出以及Gll的输入相连。
[0033]G10, GlI，G12组成一个反馈保持电路，G10, Gll是高阈值管组成的反相器，G12是低阈值管组成的CMOS传输门。GlO的栅极输入连接G8 CMOS传输门漏极的输出，P15的源极接Vdd，N15的源极接Vss，GlO的输出与q相连，同时作为Gll的栅极输入。Gll的栅极连接GlO的输出，P16的源极接Vdd，N16的源极接Vss，Gll的输出是nq，同时与G12 CMOS传输门的源极相连。G12 CMOS传输门的源极(输入)与Gll的输出相连，G12 CMOS传输门的漏极(输出)与G8 CMOS传输门漏极的输出相连，同时与G9的低阈值管的栅极相连，又与GlO的输入相连，LP8的栅极接clk，LN8的栅极接nclk。
[0034]本发明采用多阈值CMOS技术设计一种新的降低功耗的电路，尤其是针对D型触发器降低其电路的静态功耗。低阈值CMOS电路的漏电流较大，可以通过高阈值MOS对低阈值CMOS电路的漏电流进行抑制。在过去CMOS电路设计中，往往所有的晶体管都采用一种阈值。从对电路结构及其信号传输的路径分析，发现对不同路径的晶体管采用不同的阈值电压，这样能有效降低电路功耗。如对一个电路，采用双阈值(dual-threshold voltage)，即对一些关键的路径，用阈值较低的晶体管实现，用来保证电路的性能；对一般支路，也就是非关键路径，则用阈值较高的晶体管实现，以降低电路的漏电流，从而降低电路静态功耗。
[0035]综上所述，本发明的高速低功耗多阈值D型触发器为一种多阈值高速、低功耗D型触发器，在实现D触发器基本