一种改进型全数字逐次逼近寄存器延时锁定环系统的制作方法【
技术领域：
】[0001]本发明涉及半导体和集成电路设计
技术领域：
，尤其涉及一种改进型全数字逐次逼近寄存器延时锁定环系统。【
背景技术：
】[0002]目前，互补金属氧化物半导体（ComplementaryMetalOxideSemiconductor,CMOS)技术的发展，极大地提高了系统芯片（SystemonChip,SoC)的复杂度和工作频率，导致芯片功耗的剧烈增加。多核系统芯片或便携式电子设备中的处理器通常采用动态电压/频率调整（DynamicVoltage/FrequencyScaling,DVFS)技术来降低工作功耗，而工作频率的动态改变给基于全数字逐次逼近寄存器延时锁定环（SuccessiveApproximationRegister-controlledDelay-LockedLoop,SARDLL)的时钟偏差消除电路(时钟同步电路）提出了新的挑战：第一、SARDLL应具有尽可能宽的工作频率范围；第二、SARDLL必须具有尽可能快的锁定速度（尽可能短的锁定时间）；第三、SARDLL必须没有谐波锁定（假锁）、零延时陷阱等问题。因此设计一个同时满足上述三个要求的全数字SARDLL系统是当前需要解决的问题。[0003]现有技术方案中，针对DVFSSoC所设计的SARDLL系统一般由逐次逼近寄存器(SuccessiveApproximationRegister,SAR)控制器、可复位数字控制延时线（ResettableDigitallyControlledDelayLine,RDCDL)、时序控制器、鉴相器、采样器、数据选择器和一些缓冲器构成，该SARDLL系统存在两个缺点：第一、因为采用的是基本SAR控制器，所以存在锁定速度不够快的问题，锁定时间为3*N个输入参考信号的时钟周期，其中N为SAR控制字D的位数；第二、延时线单元由于采用两个二选一数据选择器增加了延时线所占用的芯片面积，或者由于采用前置延时电路（PrepositiveDelayCircuit,TOC)限制了系统的最高工作频率。【
发明内容】[0004]本发明的目的是提供一种改进型全数字逐次逼近寄存器延时锁定环系统，在保证宽频率范围工作时无谐波锁定和零延时陷阱问题的前提下，加快了系统的锁定速度，提高了系统的最高工作频率，同时拓宽了系统的工作频率范围，并减小了芯片面积和降低了系统功耗，进而提高了SARDLL系统的性能，以满足DVFSSoC对时钟偏差消除电路的要求。[0005]一种改进型全数字逐次逼近寄存器延时锁定环SARDLL系统，所述SARDLL系统包括：2-b逐次逼近寄存器SAR控制器、时序控制器、三个采样器、独热码译码器、一个主可复位数字控制延时线RDCDL和两个辅助RDCDL，其中：[0006]时序控制器用于产生所述SARDLL系统各个模块所需的信号；[0007]所述2-bSAR控制器在所述时序控制器产生的时钟信号sar_clk的控制下，产生控制字D和d，其中控制字D经独热码译码器产生用于所述主RD⑶L的选择信号，控制字d用于控制两个辅助RDCDL的延时量；[0008]进一步的，时钟信号ECDL_in依次通过所述SARDLL系统的主RD⑶L、两个辅助RD⑶L，分别给出所述SARDLL系统的输出时钟信号ECDL_out和相位比较时钟信号comp_clkl、comp_clk2、comp_clk3,分别用于所述三个采样器的输入时钟；[0009]其中，所述2-bSAR控制器采用2-bSAR算法，以提高所述SARDLL系统的锁定速度；[0010]所述主RD⑶L为包含64个延时单元的改进型RD⑶L;所述辅助RD⑶L为包含16个延时单元的改进型RD⑶L;[0011]且所述改进型RD⑶L中的每个延时单元包括两个与门和两个或非门。[0012]所述2-bSAR控制器产生的控制字D的位数为6位。[0013]利用所述2-bSAR算法在所述2-bSAR控制器的时钟信号sar_clk的一个周期内获得控制字D的两位数值。[0014]所述2-bSAR控制器产生的控制字D[5:0]控制所述主RD⑶L的延时量，且所述2-bSAR控制器产生的控制字d[1:0]控制所述两个辅助RD⑶L的延时量。[0015]通过增加所述控制字D的位数来降低最低工作频率。[0016]由上述本发明提供的技术方案可以看出，该SARDLL系统加快了锁定速度，提高了系统的最高工作频率，同时拓宽了系统的工作频率范围，并减小了芯片面积和降低了系统功耗，进而提尚了SARDLL系统的性能。【附图说明】[0017]为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。[0018]图1为本发明实施例所提供的改进型SARDLL系统结构示意图；[0019]图2为本发明实施例所述延长线上相位比较示意图；[0020]图3为本发明实施例所述改进型RD⑶L的结构示意图；[0021]图4为本发明所举实例工作过程的时序图；[0022]图5为本发明所举实例中当输入时钟ref_clk的频率为250MHz时HSIMK)的仿真结果示意图；[0023]图6为本发明所举实例中当输入时钟ref_clk的频率为1GHz时HSIVT的仿真结果示意图；[0024]图7为本发明所举实例中当输入时钟ref_clk的频率为2GHz时HSIMK的仿真结果示意图。【具体实施方式】[0025]下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。[0026]下面将结合附图对本发明实施例作进一步地详细描述，如图1所示为本发明实施例所提供改进型SARDLL系统结构示意图，所述SARDLL系统主要包括：2-b逐次逼近寄存器(2_bitSuccessiveApproximationRegister,2_bSAR)控制器、时序控制器、三个米样器、独热码译码器、一个主可复位数字控制延时线RD⑶L和两个辅助RD⑶L。[0027]信号start是整个系统的启动信号，当其为逻辑低电平时，SAR控制器和时序控制器被初始化，当其为逻辑高电平时，系统开始工作；[0028]时序控制器用于产生所述SARDLL系统各个模块所需的信号；[0029]所述2-bSAR控制器在所述时序控制器产生的时钟信号sar_clk的控制下，产生控制字D和d，当D的每一位数值都确定时，信号stop变为逻辑高电平；其中，控制字D经独热码译码器产生用于主RD⑶L的选择信号scode[63:0]，控制字d用于控制两个辅助RD⑶L的延时量；[0030]上述信号Stop控制一个二选一数据选择器，当其为逻辑低电平时，信号IX：DL_in为Clk_edge，系统工作在搜索模式；当其为逻辑高电平时，信号DCDL_in为系统的输入参考时钟信号ref_clk，系统工作在正常模式。[0031]进一步的，时钟信号ECDL_in依次通过所述SARDLL系统的主RD⑶L、两个辅助RD⑶L，分别给出所述SARDLL系统的输出时钟信号ECDL_out和相位比较时钟信号comp_clkl、comp_clk2、comp_clk3,分别用于三个米样器的输入时钟。进一步的，所述2_bSAR控制器采用2-bSAR算法，以加快所述SARDLL系统的锁定速度；该2-bSAR算法是对传统基本SAR算法的改进，目的在于加速SARDLL的搜索速度。具体来说，传统的SAR算法在SAR控制器时钟信号sar_clk的一个周期当前第1页1 2