内只能决定控制字D的一位数值，而利用2-b SAR算 法能在SAR控制器时钟信号sar_clk的一个周期内决定出控制字D的两位数值，其锁定速 度比传统SAR算法提高一倍，即锁定时间缩短为传统SAR算法的一半。
[0032] 进一步来说，在2-b SAR算法的每一步，确定控制字D中的两位数值，如图2所示 为本发明实施例所述延长线上相位比较示意图，图2中：输入时钟DCDL_in需要和三个时钟 相位比较，因此要求延时线在相位上等间隔地输出三个比较时钟comp_clkl、comp_clk2和 C〇mp_clk3,且这三个比较时钟完全覆盖每一步搜索的总相位。
[0033] 延时线的配置如图1所示，这里2-b SAR控制器输出的控制字D[5:0]控制主 RD⑶L(包含64个延时单元）的延时量，2-b SAR控制器输出的控制字d[l:0]控制两个辅 助RD⑶L (包含16个延时单元）的延时量。
[0034] 在开始时，控制字D[5:0]初始化为"010000"，即主RDCDL提供的延时量为l/4D max， Dmax为主RD⑶L的总延时量，两个辅助RD⑶L提供的延时量也分别为1/4D max。三个采样器的 输出结果compl、comp2和comp3对应A、B、C、D四种情况，其中A表不图2中延时线上的第 一个四分之一、B表不第二个四分之一、C表不第三个四分之一、D表不第四个四分之一。
[0035] 然后根据compl、comp2和comp3的值，在下一步中，控制字D [5:0]的值是 "000100"、"010100"、"100100"和"110100"中的一种，如图2所示，也分别对应于六、8、(：、 D四种情况。
[0036] 另外，上述主RD⑶L为包含64个延时单元的改进型RD⑶L ;辅助RD⑶L为包含16 个延时单元的改进型RDCDL ;该改进型RDCDL中的每个延时单元包括两个与门和两个或非 门，以减小芯片的面积，并提高系统的最高工作频率。
[0037] 如图3所示为本发明实施例所述改进型RD⑶L的结构示意图，该改进型RD⑶L中 的每个延时单元均包括两个与门和两个或非门，如图3中的虚线框所示。与现有技术中 的RDCDL单元相比，少了两个二选一数据选择器，从而能够减小芯片的面积；同时与现有的 RDCDL单兀相比少了如置延时电路，减小了系统的固有延时，从而提尚了系统的最尚工作频 率。
[0038] 图3中：信号scode决定了输入时钟ECDL_in从哪个延时单元进入到RD⑶L，信号 rst_dcdl为高电平时完成对RD⑶L的复位，清除上一步残留在其中ECDL_in的信号。
[0039] 另外，具体实现中，本发明实施例中2-b SAR控制器的控制字D的位数为6位，还 可以进一步通过增加所述控制字D的位数来降低最低工作频率，达到拓宽工作频率范围的 目的。
[0040] 下面以具体的实例对本发明实施例改进型SARDLL系统的工作过程进行描述，如 图4所示为本发明所举实例工作过程的时序图，参考图4 :
[0041] 以三个ref_clk周期为一组，决定控制字中的两位数值。开始时，SAR控制器输出 的控制字D [5:0]被初始化为"010000"，主RD⑶L和两个辅助RD⑶L都提供l/4Dmax的延时 量。
[0042] 在第一个ref_clk时钟周期，窄脉冲信号clk_edge被产生并进入主RDCDL中。在 sample_range的高电平结束时，clk_edge没有出现在clkl端口，说明提供的延时量过长。
[0043] 在第二个ref_clk时钟周期，SAR控制器时钟信号sar_clk的上升沿到来，控制字 D[5:0]变为"000100"，控制字D[5:0]的最高位和次高位的值被确定，同时信号rst_dcdl 完成对主RD⑶L的复位。
[0044] 在第三个ref_clk时钟周期，rst_dff信号完成采样器和时序控制器中触发器的 复位。
[0045] 从第四个ref_clk时钟周期开始新的三个时钟周期为一组的工作过程，直至控制 字D [5:0]的所有位的值都被确定为止。
[0046] 为更好地验证本发明实施例所述SARDLL系统的优异性，下面以具体实例进行说 明，首先采用TSMC CMOS 65nm低功耗工艺和全数字集成电路设计流程实现图1所示的改进 型SARDLL系统。核心电路的版图面积为0. 0083mm2,晶体管级后仿真结果显示，在1. 2V电 源电压和25°C工作条件下，其功耗为0. 72mW@2GHz，工作频率范围是250MHz-2GHz，在整个 工作频率范围内其锁定速度恒为9个ref_clk时钟周期。
[0047] 进一步的，当输入时钟ref_clk的频率为250MHz、1GHz和2GHz时，HSIMK的仿真 结果分别如图5、6和7所示，从图5、6和7可知：在整个工作频率范围内，锁定速度恒为9 个ref_clk时钟周期，且没有谐波锁定和零延时陷阱问题。
[0048] 而利用本发明所述SARDLL系统与现有技术其他方案（[1]和[2])的各参数对比 如下表1所示：
[0049]
【主权项】
1. 一种改进型全数字逐次逼近寄存器延时锁定环SARD化系统，其特征在于，所述 SA畑化系统包括；2-b逐次逼近寄存器SAR控制器、时序控制器、S个采样器、独热码译码 器、一个主可复位数字控制延时线畑CDL和两个辅助畑CDL其中； 时序控制器用于产生所述SAR化L系统各个模块所需的信号； 所述2-b SAR控制器在所述时序控制器产生的时钟信号sar_clk的控制下，产生控制 字D和d，其中控制字D经独热码译码器产生用于所述主畑CDL的选择信号，控制字d用于 控制两个辅助RDCDL的延时量； 进一步的，时钟信号DCDL_in依次通过所述SA畑化系统的主畑CDL、两个辅助畑CDL 分别给出所述SARD化系统的输出时钟信号DCDL_out和相位比较时钟信号comp_dkl、 comp_dk2、comp_dk3,分别用于所述S个采样器的输入时钟； 其中，所述2-b SAR控制器采用2-b SAR算法，W提高所述SARD化系统的锁定速度； 所述主畑CDL为包含64个延时单元的改进型畑CDL ;所述辅助畑CDL为包含16个延 时单元的改进型畑CDL ; 且所述改进型RDCDL中的每个延时单元包括两个与口和两个或非口。
2. 根据权利要求1所述改进后的SARD化系统，其特征在于， 所述2-b SAR控制器产生的控制字D的位数为6位。
3. 根据权利要求1所述改进后的SARD化系统，其特征在于， 利用所述2-b SAR算法在所述2-b SAR控制器的时钟信号sar_clk的一个周期内获得 控制字D的两位数值。
4. 根据权利要求1所述改进后的SARD化系统，其特征在于， 所述2-b SAR控制器产生的控制字D[5:0]控制所述主畑CDL的延时量，且所述2-b SAR 控制器产生的控制字d[1:0]控制所述两个辅助RDCDL的延时量。
5. 根据权利要求1或2所述改进后的SAR化L系统，其特征在于， 通过增加所述控制字D的位数来降低最低工作频率。
【专利摘要】本发明公开了一种改进型全数字逐次逼近寄存器延时锁定环系统，所述SARDLL系统包括：2-b SAR控制器、时序控制器、三个采样器、独热码译码器、一个主RDCDL和两个辅助RDCDL，SAR控制器采用2-b SAR算法，以提高SARDLL系统的锁定速度；主RDCDL为包含64个延时单元的改进型RDCDL；辅助RDCDL为包含16个延时单元的改进型RDCDL；改进型RDCDL中的每个延时单元包括两个与门和两个或非门。该SARDLL系统加快了锁定速度，同时拓宽了系统的工作频率范围，提高了系统的最高工作频率，并减小了芯片面积和降低了系统功耗，进而提高了SARDLL系统的性能。
【IPC分类】H03L7-08
【公开号】CN104617947
【申请号】CN201510080783
【发明人】徐太龙, 黄慧, 李珊红, 胡学友, 高先和, 纪平, 张倩, 郑娟, 谭敏, 顾涓涓, 王俊, 彭春雨, 李正平, 谭守标, 陈军宁
【申请人】合肥学院
【公开日】2015年5月13日
【申请日】2015年2月12日