用于有源负电容器电路的方法和装置的制造方法
【专利说明】用于有源负电容器电路的方法和装置
[0001] 相关申请的交叉引用
[0002] 本申请对2012年9月3日申请的标题为"用于有源负电容器电路消除比较器的 输入电容的方法和装置（MethodandApparatusforanActiveNegative-Capacitor CircuittoCanceltheinputCapacitanceofComparators)'，的早先美国申请号 13/602, 216进行了优先权声明。本申请与2012年9月3日提交的标题为"用于在保持晶体 管匹配行为的同时减少ADC比较器的时钟回弹的方法和装置（MethodandA卵aratus化r ReducingtheClockKick-BackofADCComparatorsWhileMaintainingTransistor MatchingBehavior)"的共同提交的美国申请有关，该申请与本申请由同一发明人发明并 W其全文通过引用结合在此。
【背景技术】
[0003] 联邦通信委员会（FCC)已经在60GHz频率范围内巧7GHz至64GHz)分配了带宽频 谱。无线千兆比特联盟（WiGig)的目标是将支持高达7Gbps的数据传输速率的此频带的标 准化。在半导体管芯中形成的集成电路在该毫米波波长频率范围内提供高频操作。该些集 成电路中的某些在该些设计中利用互补金属氧化物半导体（CMOS)、娃-错（SiGe)或神化嫁 (GaAs)技术来形成晶粒。由于WiGig收发器使用数模转换器值AC)，降低的电源影响DAC 的性能。
[0004] 互补金属氧化物半导体（CM0巧是用于构建集成电路的主要技术。N沟道晶体管 和P沟道晶体管（M0S晶体管）用于该种使用细线技术（finelinetechnology) -致地减 小M0S晶体管的沟道长度的技术中。该种技术的电流值中的一部分包括40皿的沟道长度、 V孤等于1. 2V的电源和层数是8或更多的金属层。该种技术通常与科技成比例。
[0005] CMOS技术给予了设计者在一个管芯上形成非常大的系统级设计（被称为片上系 统（S0C))的能力。S0C是具有包含模拟电路和数字电路的几百万个（不然的话几十亿）晶 体管的复杂系统。模拟电路纯模拟地运行，数字电路纯数字地运行，并且该两种电路类型可 W结合起来形成运行于混合信号模式下的电路。
[0006] 例如，数字电路在其基本形式下仅使用数字逻辑，并且某些示例可W是包括至少 一个W下各项的部件；处理器、存储器、控制逻辑、数字1/0电路、可重配置逻辑和/或被编 程为做为硬件仿真器运行的硬件。模拟电路在其基本形式下仅使用模拟电路，并且某些示 例可W是包括至少一个W下各项的部件；放大器、振荡器、混合器、和/或滤波器。混合信号 在其基本形式下仅使用数字电路和模拟电路两者，并且某些示例可W是包括至少一个W下 各项的部件；数模转换器值AC)、模数转换器（ADC)、可编程增益放大器（PGA)、电源控制。锁 相环（PLL)、和/或晶体管行为支配过程、电压和温度（PVT)。数字逻辑部件与模拟电路部 件的组合似乎会表现得像混合信号电路；进而，如本领域有知识的人员所理解的那样，已经 提供的示例不是穷尽性的。
[0007] 当在ADC中将连续的模拟信号转化成数字时间信号时，收发器的关键设计参数之 一出现。快闪ADC使用线性参考电压源，对该线性参考电压源进行分接并将其施加于许多 并联比较器的差分输入之一上。将输入模拟值施加于同时提供非常快速的比较的全部比较 器的另一差分输入上。若干关键问题会在该次转换中出现，包括：1)该些比较器内和之间 的输入晶体管的匹配；2)从使能该些比较器的时钟到输入信号的时钟回弹；W及3)PGA与 ADC和该互连的大电容负载之间的带宽的减小。
[0008] 比较器内和之间的晶体管的匹配使用虚拟（dummy)晶体管，该些虚拟晶体管用尽 了有价值的半导体区域并由于数据线和时钟线的增加的导线长度而导致功率耗散的增加。 如果没有维持好晶体管的匹配，问题就变成了失配情况。ADC的带宽受输入信号的限制，该 输入信号驱动所有并联比较器和互连的输入电容负载。该使得比较器的输入晶体管的晶体 管宽度必需具有上限。该种晶体管宽度可能不充足，并且导致匹配问题变得更加严重，增加 晶体管的宽度超过此上限有助于克服失配情况但造成ADC的带宽减小。需要其他的方案来 解决失配情况，还允许同时满足期望带宽。
[0009] 从时钟到栅极的输入信号的时钟回弹通常借助有源晶体管的端子之间的电容禪 合而发生，即，从M0S晶体管的源极端子和漏极端子到栅极端子的栅极重叠电容。当晶体管 的宽度增大时，禪合电容增大，该增大了时钟回弹。另外，由于晶体管的宽度增大，系统的功 率耗散同样增大。时钟回弹的第二方面是在初始化状态和稳态之间对电路的瞬态行为进行 计时。被计时的电路的内部节点在瞬态期过程中除了增大电路的操作延迟外还生成时钟回 弹。提供了通过减少时钟回弹来克服该些缺点的若干解决方案，由此提高电路的性能。
[0010] M0S晶体管的大栅极电容和用于禪合该些比较器的金属迹线的互连电容可W延迟 PGA和ADC之间的信号传送。PGA和ADC之间的信号传送导致路径带宽由于电容而降低。通 常，可W通过增大晶体管的宽度W实现更加快速的响应来提高ADC的性能。但是，更大的晶 体管（除了增加回弹和功率损耗之外）由于呈现给PGA的输出的更大的栅极电容还增大信 号传送的延迟。PGA和ADC之间的互连上的数据传送对改善系统的性能而言是关键的。将 介绍一种新的技术，从而改善信号在此关键节点的传送并提高所捕捉到的信号的带宽。
【发明内容】
[0011] 由于电源电压在集成电路缩放时继续减小，模拟集成电路的电压余量相应地减 少。该使得高性能电路的设计（如集成电路中的ADC系统）更加具有挑战性。因此，实现 ADC的集成电路中的比较器的合理布局对于克服失配情况来说十分重要。比较器要求关键 晶体管（如输入晶体管）就其局部环境而言彼此匹配。由于用于制造集成电路的各处理步 骤，相邻电路的布局特征可W通过形成失配来影响电流电路中晶体管的行为，增大比较器 的输入晶体管的长度有助于克服该种失配情况，但比较器的输入电容增大并且性能降低， 从而导致ADC的带宽减小。
[0012] 晶体管（尤其是输入晶体管）之间的失配对将导致错误的比较器输出。另外，不适 当的布局在制造过程中在一个比较器内和完全相同的比较器之间都会导致的显著失配。该 些失配均会导致ADC做出错误决策。进而，较差封装的布局设计将为信号和时钟两者（尤 其是为具有大量比较器的ADC)增加不必要的互连迹线长度。该些更长的迹线互连（被实 现为具有并行布线的差分信号）将动态地减小系统的带宽。更长的时钟布线需要更大的时 钟缓冲器，该增加了整体功率消耗，并且更深刻地，将发生附加时钟抖动，该将导致问题如 解码结果中的气泡化ubble)和更低的EN0B(有效位数）。更长的电源线引入附加IR降，该 进一步导致不同比较器之间的失配。
[0013] 本实施例中提出了将上述方面的顾虑最小化的简单布局技术。除了使每个比较器 的额外假指（dummyfinger)减少输入晶体管之间的一个比较器内的失配，将比较器对准成 正好互相接近，从而使得所有输入晶体管共享一个整体有源区。由此，有源区的边缘上的指 状物充当相邻比较器的假指。
[0014] 在另一实施例中，此ADC的核也概念是在化OGHz收发器内所使用的）2640MHz被 计时的高速全差分比较器。基本上，每个比较器由四个部分组成；前置放大器级，该前置放 大器采样并放大来自前一级或可编程增益放大器（PGA)的输入信号；捕捉级，该捕捉级被 计时W捕捉前置放大器级的内容；一对被计时的交叉禪合晶体管，该对晶体管将小信号再 生为接近轨到轨的信号；W及输出锁存器，该输出锁存器在再生之后锁定前述结果W便施 加于之后的静态CMOS电路。不对前置放大器级进行计时；因此，前置放大器级不经受初始 化和瞬态行为效应。相反，捕捉级使用时钟信号将前置放大器级的内容传送至存储器再生 级中。W脉冲对捕捉级进行计时，对该些脉冲进行计时W将存储器再生级所生成的时钟回 弹最小化。
[0015] 在另一实施例中，由于使用了快闪ADC转换器，将许多比较器放置成与其连接在 一起的输入并联。通过结合无时钟的前置放大器级的使用，显著地减少了从许多前置放大 器级到PGA的时钟回弹。由于在前置放大器级之后计时发生在捕捉和存储器再生级内，捕 捉级禁止时钟回弹进入前置放大器级，另外，由于未对前置放大器级进行计时，消除了其被 使能或失能的瞬态响应，由此减少前置放大器级的时钟回弹该一部分。因此，通过讨论本设 计的上述若干方面，即使当17个比较器同时被一个