[0041]S4:鉴别内部基准时钟与内部延迟时钟之间的相位差。
[0042]S5:根据鉴别结果纠正所述内部基准时钟与内部延迟时钟之间的相位差。
[0043]上述相位的鉴别可通过鉴相器实现，实施时，内部基准时钟与内部延迟时钟输入至鉴相器，鉴相器输出的信号顺次经过电荷泵、环路滤波器和模数转换器后反馈给实施相位延迟的延迟调节电路，在此，如果延迟调节电路采用模拟信号控制延迟线，此处可以省略模数转换器。
[0044]相对应地，如图2和图3所示，本发明的四相位数模转换器包括同步电路1、延迟调节电路2、复用电路3和电流开关阵列4，该同步电路用于使经四次采样得到的四组数据流与内部基准时钟同步，其中，每组数据流具有η路数据流，η为所述四相位数模转换器的分辨率；延迟调节电路2用于对内部基准时钟进行90度相位延迟，得到内部延迟时钟，内部基准时钟和内部延迟时钟在内部基准时钟的一个周期内共产生四个边沿；复用电路3用于使同步后的四组数据流对应在四个边沿处分时输出，以合成一组数据流；电流开关阵列3用于将复用电路输出的一组数据流转换为模拟信号。
[0045]上述同步电路I可以为包括4η个D触发器的触发器阵列，以在内部基准时钟的上升沿到来时，使四组共4η路数据流同步输出至复用电路3。
[0046]如图6所示，该复用电路3可包括对同步后的四组数据流进行逐级合成的两级复用电路，第一级复用电路31对同步后的四组数据流两两配对，且使相互配对的两组数据流分别在内部基准时钟CLKA的高电平和低电平期间输出，以将同步后的四组数据流合成两组数据流；第二级复用电路32使第一级输出的两组数据流分别在内部延迟时钟CLKB的高电平和低电平期间输出，以将同步后的四组数据流合成一组数据流。
[0047]如图6所示，第一级复用电路31具有两组第一级复用单元(每组共η个第一级复用单元)，每组第一级复用单元使同步后的相互配对的两组数据流分别在所述内部基准时钟的高电平和低电平期间输出。如图5所示，每个第一级复用单元可包括用于接收第一路数据流的第一数据流通路、用于接收第二路数据流的第二数据流通路和第一级选通门316，第一数据流通路包括顺次级联的第一锁存器311和第二锁存器312，第一锁存器311和第二锁存器312的作用时钟分别为内部基准时钟CLKA和负的内部基准时钟-CLKA ;第二数据流通路包括顺次级联的第三锁存器313、第四锁存器314和第五锁存器315，第三锁存器313和第五锁存器315的作用时钟为内部基准时钟CLKA，第四锁存器314的作用时钟为负的内部基准时钟-CLKA ;而第一级选通门316在内部基准时钟CLKA为低电平期间选通第一数据流通路，在内部基准时钟CLKA为高电平期间选通第二数据流通路。这样，如图3和图4所示，利用一组第一级复用单元即可将相互配对的两组数据流合成为码流翻一倍的一组数据流。
[0048]如图6所示，第二级复用电路32包括一组第二级复用单元，第二级复用单元为第二级选通门，一组第二级复用单元在内部延迟时钟CLKB为低电平期间选通一组第一级复用单元，在内部延迟时钟CLKB为高电平期间选通另一组第一级复用单元。
[0049]图3和图4示出了四相位数模转换器的一种实施结构，其可对经四次采样获得的四组数据流ApB1X1A1进行数模转换，其复用电路包括两级复用电路，如图6所示，第一级复用电路31具有两组第一级复用单元，每组第一级复用单元使相互配对的两组数据流(例如A1和D1 —对，B1和C1 一对)分别在内部基准时钟CLKA的高电平和低电平期间输出，以使第一级复用电路31将输入的四组数据流合成为两组数据流；第二级复用电路32具有一组第二级复用单元，例如一组选通门，第二级复用单元使第一级复用电路31输出的两组数据流分别在另一内部时钟CLKB的高电平和低电平期间输出，以使第二级复用电路32将输入的两组数据流合成为一组数据流。图4流程图中示出了每组数据流在1-l，i和i+Ι三个状态下的合成过程。
[0050]另外，如图3所示，本发明的四相位数模转换器还可包括时钟校准电路5，该时钟校准电路5用于鉴别内部基准时钟与内部延迟时钟之间的相位差，及将鉴别结果反馈至延迟调节电路2，使延迟调节电路2根据鉴别结果纠正内部基准时钟与内部延迟时钟之间的相位差。
[0051]以上依据图式所示的实施例详细说明了本发明的构造、特征及作用效果，以上所述仅为本发明的较佳实施例，但本发明不以图面所示限定实施范围，凡是依照本发明的构想所作的改变，或修改为等同变化的等效实施例，仍未超出说明书与图示所涵盖的精神时，均应在本发明的保护范围内。
【主权项】
1.一种四相位数模转换方法，其特征在于，包括: 使经四次采样得到的四组数据流与内部基准时钟同步，其中，每组数据流具有η路数据流，η为所述四相位数模转换器的分辨率； 对所述内部基准时钟进行90度相位延迟，得到内部延迟时钟，所述内部基准时钟和所述内部延迟时钟在所述内部基准时钟的一个周期内产生四个边沿； 使同步后的四组数据流对应在所述四个边沿处分时输出，以合成一组数据流； 将所述合成的一组数据流转换为模拟信号。2.根据权利要求1所述的方法，其特征在于，所述使同步后的四组数据流对应在所述四个边沿处分时输出，以合成一组数据流包括: 对同步后的四组数据流进行逐级合成，第一级对同步后的四组数据流两两配对，且使相互配对的两组数据流分别在所述内部基准时钟的高电平和低电平期间输出，以将同步后的四组数据流合成两组数据流；第二级使第一级输出的两组数据流分别在所述内部延迟时钟的高电平和低电平期间输出，以将同步后的四组数据流合成一组数据流。3.根据权利要求1或2所述的方法，其特征在于，所述方法还包括: 鉴别所述内部基准时钟与所述内部延迟时钟之间的相位差； 根据鉴别结果纠正所述内部基准时钟与所述内部延迟时钟之间的相位差。4.一种四相位数模转换器，其特征在于，包括: 同步电路，用于使经四次采样得到的四组数据流与内部基准时钟同步，其中，每组数据流具有η路数据流，η为所述四相位数模转换器的分辨率； 延迟调节电路，用于对所述内部基准时钟进行90度相位延迟，得到内部延迟时钟，所述内部基准时钟和所述内部延迟时钟在所述内部基准时钟的一个周期内产生四个边沿； 复用电路，用于使同步后的四组数据流对应在所述四个边沿处分时输出，以合成一组数据流；以及， 电流开关阵列，用于将所述复用电路输出的一组数据流转换为模拟信号。5.根据权利要求4所述的四相位数模转换器，其特征在于，所述复用电路包括用于对同步后的四组数据流进行逐级合成的两级复用电路，第一级复用电路对同步后的四组数据流两两配对，且使相互配对的两组数据流分别在所述内部基准时钟的高电平和低电平期间输出，以将同步后的四组数据流合成两组数据流；第二级复用电路使第一级输出的两组数据流分别在所述内部延迟时钟的高电平和低电平期间输出，以将同步后的四组数据流合成一组数据流。6.根据权利要求5所述的四相位数模转换器，其特征在于，所述第一级复用电路具有两组第一级复用单元，每组第一级复用单元使同步后的相互配对的两组数据流分别在所述内部基准时钟的高电平和低电平期间输出； 每个第一级复用单元包括第一数据流通路、第二数据流通路和第一级选通门，所述第一数据流通路包括顺次级联的第一锁存器和第二锁存器，所述第一锁存器和第二锁存器的作用时钟分别为所述内部基准时钟和负的所述内部基准时钟；所述第二数据流通路包括顺次级联的第三锁存器、第四锁存器和第五锁存器，所述第三锁存器和第五锁存器的作用时钟为所述内部基准时钟，所述第四锁存器的作用时钟为负的所述内部基准时钟；所述第一级选通门在所述内部基准时钟为低电平期间选通所述第一数据流通路，在所述内部基准时钟为高电平期间选通所述第二数据流通路。7.根据权利要求5或6所述的四相位数模转换器，其特征在于，所述第二级复用电路包括一组第二级复用单元，所述第二级复用单元为第二级选通门，所述一组第二级复用单元在所述内部延迟时钟为低电平期间选通一组第一级复用单元，在所述内部延迟时钟为高电平期间选通另一组第一级复用单元。8.根据权利要求4、5或6所述的四相位数模转换器，其特征在于，所述四相位数模转换器还包括时钟校准电路，所述时钟校准电路用于鉴别所述内部基准时钟与所述内部延迟时钟之间的相位差； 所述延迟调节电路还用于根据鉴别结果纠正所述内部基准时钟与所述内部延迟时钟之间的相位差。
【专利摘要】本发明公开了一种四相位数模转换方法及数模转换器，包括使经四次采样得到的四组数据流与内部基准时钟同步；对内部基准时钟进行90度相位延迟，得到内部延迟时钟，内部基准时钟和所述内部延迟时钟在内部基准时钟的一个周期内产生四个边沿；使同步后的四组数据流对应在四个边沿处分时输出，以合成一组数据流；将合成的一组数据流转换为模拟信号。本发明利用两个频率相同的内部时钟使在内部基准时钟的一个周期内经四次采样得到的码流为Fs/4的四组数据流分别在内部时钟产生的四个边沿处输出，以将四组数据流合成一组码流为Fs的一组数据流，进而可在内部时钟频率为采样率的1/4倍的情况下进行数模转换。
【IPC分类】H03M1/66
【公开号】CN105007081
【申请号】CN201410163396
【发明人】周磊, 吴旦昱, 江帆, 武锦, 金智, 刘新宇
【申请人】中国科学院微电子研究所
【公开日】2015年10月28日
【申请日】2014年4月22日