带有扫描结构的三级伪单相时钟触发器的制造方法
【技术领域】
[0001]本发明属于集成电路触发器技术领域，具体涉及一种带有扫描结构的三级伪单相时钟触发器。
【背景技术】
[0002]触发器作为大规模数字集成电路的基本的时序单元，随着集成度的提升，它对集成电路的频率、功耗和面积的影响越来越大。因此，触发器的设计应当尽可能的满足以下要求:
[0003](I)要尽可能的使它具有更好的时间效率，即使触发器的建立时间(Tsetup)、保持时间(Thcild)和时钟跳变到输出的时间(Taitj)尽可能的小；
[0004](2)电路动态翻转过程中不存在竞争；
[0005](3)触发器在设计中应带有扫描的结构，以确保数字集成电路可测试性；
[0006](4)触发器在设计中应考虑到减小面积和功率的消耗，在保证时间效率的前提下尽可能减小面积和功耗的牺牲。
[0007]目前常用的传统主从D触发器因为它结构简单、功耗和面积小，大多数标准单元库都是采用这种结构，但其具有较大Ts_p。脉冲型D触发器虽然具有负的Ts_jP较小的Tck ?，但其产生的时钟脉冲宽度的调控难度大，脉冲太宽则Thcild较大，脉冲太窄又不利于数据传输的正确性，此外，脉冲触发器的面积牺牲也比较大。
[0008]以上研究均不能满足所述需求。申请号为CN200810168567的中国专利公开了一种可扫描的D触发器结构，它由源极耦合逻辑、耦合到源极耦合逻辑的锁存器电路和输出缓冲器组成，其中源极耦合逻辑包括用于读时钟输入的触发器电路、具有多个晶体管的可扫描输入电路、用于第一输出的第一反馈电路以及用于第二输出的第二反馈电路。此种结构的触发器具有面积小且速度快的特点，但其第一反馈电路在动态翻转过程中存在竞争，会产生额外的功耗，并且该触发器的输出Q会有一个毛刺。
[0009]对于新的触发器的研究，要在原有研究的基础上，在保证可测性的前提下追求更好的时间和功耗的综合性能，并且尽量减少面积的消耗。
【发明内容】
[0010]针对现有技术存在的缺陷，本发明提出了一种带有扫描结构的三级伪单相时钟触发器，其是一种时钟上升沿触发的带有扫描结构的三级伪单相时钟触发器，其能够满足【背景技术】中提到的触发器设计中要求的四个要求。
[0011]—种带有扫描结构的三级伪单相时钟触发器，其特征在于:它由控制信号产生电路、数据产生电路、第二级动态电路和数据输出电路四个部分组成，它是上升沿触发的触发器，有四个输入端和一个输出端，触发器的四个输入端分别是数据线信号输入端、时钟信号输入端、扫描输入端和选择信号输入端；触发器的输出端输出输出信号Q，数据线信号D从数据线信号输入端输入；时钟信号CK从时钟信号输入端输入；扫描输入SI从扫描输入端输入，选择信号SE从选择信号输入端输入，触发器的输出端输出输出信号D。
[0012]控制信号产生电路包含两个输入端和三个输出端，控制信号产生电路的两个输入端为时钟信号输入端和选择信号输入端，控制信号产生电路的输出端为输出端CKBB，时钟信号CK从时钟信号输入端输入，选择信号SE从选择信号输入端输入，选择信号SE经反相器后输出其反相信号SB，时钟信号CK的反相信号与选择信号SE的反相信号SB与非后输出信号Cl，当选择信号SE为低电平时，传输的数据为数据线信号D，当选择信号SE为高电平时，传输的数据为扫描输入SI。其中控制信号产生电路的输出端CKBB输出的CKBB信号为伪单相时钟，即时钟信号CK经过两级反相器后的时钟信号，它的相位和时钟信号CK相同。
[0013]具体地，控制信号产生电路由第一与非门以及三个反相器组成。第一反相器的输入端INl连接时钟信号CK，第一反相器的输出端OUTl连接第二反相器的输入端IN2，第二反相器的输出端0UT2为CKBB输出端，第三反相器的输入端IN3连接选择信号SE，第三反相器的输出端0UT3输出选择信号SE的反相信号SB，第一与非门的第一输入端I匪I连接第一反相器的输出端OUTl，第一与非门的第二输入端I匪2连接第三反相器的输出端0UT3，第一与非门的输出端OUTMl输出信号Cl。
[0014]数据产生电路包含七个输入端和一个输出端，数据产生电路的输入端包括Cl输入端、数据线信号输入端、扫描输入端、选择信号输入端、SB输入端、时钟信号输入端以及第二级动态电路的输出端NET2，数据产生电路的输出端为输出端NETl。Cl输入端输入信号Cl，数据线信号输入端输入数据线信号D，扫描输入端输入扫描输入SI，选择信号输入端输入选择信号SE，信号SB输入端输入选择信号SE的反相信号SB，时钟信号输入端输入时钟信号CK，第二级动态电路的输出端NET2也作为数据产生电路的输入端，
[0015]数据产生电路由第一 PMOS管、第一 PMOS管、第二 PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第一 NMOS管、第二 NMOS管、第三NMOS管、第四NMOS管以及第五NMOS管组成。第一 PMOS管的源极Psl连接电源VDD，栅极Pgl连接Cl输入端，漏极Pdl连接第二PMOS管的源极Ps2 ;第二 PMOS管的源极Ps2连接第一 PMOS管的漏极Pdl，栅极Pg2连接数据线信号输入端，漏极Pd2作为输出端NETl ;第三PMOS管的源极Ps3连接电源VDD，栅极Pg3连接SB输入端，漏极Pd3连接第四PMOS管的源极Ps4 ;第四PMOS管的源极Ps4与第三PMOS管的漏极Pd3相连，栅极Pg4连接扫描输入端，漏极Pd4连接第五PMOS管的源极Ps5 ;第五PMOS管的源极Ps5连接第四PMOS管的漏极Pd4，栅极Pg5连接时钟信号输入端，漏极Pd5作为输出端NETl ;第一 NMOS管的源极Nsl接地，栅极Ngl连接SB输入端，漏极Ndl连接第二 NMOS管的源极Ns2 ;第二 NMOS管的源极Ns2接第一 NMOS管的漏极Ndl，栅极Ng2连接数据线信号输入端，漏极Nd2连接第三NMOS管的源极Ns3 ;第三NMOS管的源极Ns3接第二 NMOS管的漏极Nd2，栅极Ng3连接第二级动态电路的输出端NET2，漏极Nd3作为输出端NETl ;第四NMOS管的源极Ns4接地VSS，栅极Ng4连接选择信号输入端，漏极Nd4连接第五NMOS管的源极Ns5 ?’第五NMOS管的源极Ns5接第四NMOS管的漏极Nd4，栅极Ng5连接扫描输入端，漏极Nd5连接第三NMOS管的源极Ns3。
[0016]第二级动态电路包含两个输入端和一个输出端，输入端包括数据产生电路的输出端NET1，时钟信号输入端，第二级动态电路的输出端为输出端NET2。时钟信号输入端输入时钟信号CK。
[0017]第二级动态电路由第四反相器、第六PMOS管、第七PMOS管、第八PMOS管、第六NMOS管、第七NMOS管和第八NMOS管组成。第六PMOS管的源极Ps6连接电源VDD，栅极Pg6连接数据产生电路的输出端NETl，漏极Pd6连接第七PMOS管的栅极Pg7 ;第七PMOS管的源极Ps7接电源VDD，栅极Pg7连接第六PMOS管的漏极Pd6，漏极Pd7接数据产生电路的输出端NETl ;第八PMOS管的源极Ps8连接电源VDD，栅极Pg8连接时钟信号输入端，漏极Pd8接第二级动态电路的输出端NET2 ;第四反相器的输入端INV4接数据产生电路的输出端NETI，第四反相器的输出端0UT4接第六NMOS管的栅极Ng6 ;第六NMOS管的源极Ns6接第七NMOS管的源极Ns7，栅极Ng6连接第四反相器的输出端0UT4，漏极Nd6连接数据产生电路的输出端NETl ;第七NMOS管的源极Ns7接第八NMOS管的漏极Nd8，栅极Ng7连接数据产生电路的输出端NET1，漏极Nd7连接第二级动态电路的输出端NET2 ;第八NMOS管的源极Ns8接地VSS,栅极Ng8连接时钟信号输入端，漏极Nd8连接第七NMOS管的源极Ns7。
[0018]数据输出电路包含三个输入端和一个输