循环adc的乘法数模转换器电路及电容共享拓扑用于cmos图像传感器的列并行读出电路的制作方法
【技术领域】
[0001]本发明涉及集成电路领域，具体涉及一种基于电容和时钟缩放技术的CMOS图像传感器的循环ADC读出电路。
【背景技术】
[0002]循环模拟数字转换器(ADC)在中等分辨率中速数据转换应用中使用广泛。与流水线ADC相比，其结构简单，与逐次逼近型ADC相比，其具有规模较小的电容阵列设计。
[0003]图1显示了一个具有电容共享拓扑用于CMOS图像传感器的列并行读出电路的典型循环ADC原理图。MDAC可以每级1.5位拓扑结构进行配置，它由一个主放大器，Cs和Cf两个电容，多相位控制开关晶体管，两个锁存比较器和一些数字逻辑单元构成。〃V-cp-H〃和〃V-cp-L〃是两个锁存比较器用来控制输入每级1.5位的逻辑电路的参考电压。"V-ref-H"，"V-ref-L"和"VCM"是数字模拟转换器的反馈电压，这是由逻辑电路结果的第3位决定的。在采样阶段和电荷转移阶段都要使用’Cf’电容器。通过这种电容器共享技术，’Cs’和’Cf’只需相同的电容，便能够使残留电压放大2倍。
[0004]循环ADC作为流水线ADC具有和MDAC相似的拓扑结构。但是在再利用MDAC的每个量化周期中，只有一级MDAC是必要的。在流水线ADC中，每一级MDAC都有一个输入参考噪声。这是由它的前段增益衰减得到的。然而，由于固定单级MDAC的拓扑结构，循环ADC难以在每个周期中优化。例如，’Cs’和’Cf’每位都有一个恒定的量化电容。因此，即使在LSB转换阶段，放大器必须总是驱动一个大的电容负载。非标量电容的传统特性和循环ADC的固定循环周期给低功耗优化提供了相当大的空间。
【发明内容】
[0005]鉴于此，本发明的目的之一是提供一种基于电容和时钟缩放技术的CMOS图像传感器的循环ADC读出电路，本发明的目的之二是提供一种电容共享拓扑用于CMOS图像传感器的列并行读出电路。
[0006]本发明的目的是通过以下技术方案实现的，一种循环ADC的乘法数模转换器电路，包括容值可变的取样电容单元、容值可变的反馈电容单元和放大器，所述取样电容单元的输入端、反馈电容单元的输入端经第一开关分别与输入端连接，所述取样电容单元还通过第二开关与控制信号连接，所述取样电容单元的输出端经第九开关与电压单元的一端连接，所述电压单元的另一端经第十开关与放大器的输入端连接，所述取样电容单元的输出端经第二开关与反馈电容单元的输入端连接，且反馈电容单元的输入端与放大器的输入端连接，反馈电容单元的输出端经第四开关与放大器的输出端连接，所述放大器的输出端经第三开关与取样电容单元的输入端连接。
[0007]优选的，所述取样电容单元包括并联设置的η个子电容，其中的n-Ι个子电容各串联一个控制开关。
[0008]优选的，所述反馈电容单元包括并联设置的η个子电容，其中的n-Ι个子电容各串联一个控制开关。
[0009]优选的，所述放大器包括NM0S管Ml?M4和PM0S管M5?M8，NM0S管Ml的栅极作为放大器的输入端，NM0S管Ml的漏极分别与NM0S管M3的栅极、NM0S管M2的源极连接，NM0S管M2的栅极分别与NM0S管M3的漏极、PM0S管M8的漏极连接，PM0S管的栅极接VBP，PM0S管的源极接电源，所述NM0S管的漏极作为放大器的输出端，NM0S管的漏极与PM0S管M5的漏极连接，PM0S管M5的源极分别与PM0S管M7的栅极、PM0S管M6的漏极连接，所述PM0S管M6的源极接电源，所述PM0S管M6的栅极与NM0S管Ml的栅极连接，所述PM0S管M5的栅极分别与PM0S管M7的漏极、NM0S管M4的漏极连接，NM0S管M4的栅极接VBN，PM0S管M7的源极接电源，所述NM0S管Ml、NM0S管M3和NM0S管M4的源极接低电平。
[0010]优选的，所述电压单元的输出电压和低电平由电荷栗产生，所述电荷栗包括开关SW1?SW5和电容C1?C3，开关SW1的一端接外部电压，开关SW1的另一端分别与开关SW2、开关SW6的一端连接，开关SW1的另一端经电容C1分别与开关SW5、开关SW4、开关SW3的一端连接，开关SW2的另一端、开关SW3的另一端接地，所述开关SW5的另一端经电容C2接地，所述开关SW4的另一端经电容C3接地，所述开关SW6的另一端经电容C2接地，所述开关SW1?SW5的状态由外部控制信号控制。
[0011]本发明的目的之二是通过以下技术方案实现的，一种电容共享拓扑用于CMOS图像传感器的列并行读出电路，包括前述的循环ADC的乘法数模转换器电路。
[0012]由于采用了上述技术方案，本发明具有如下的优点:
[0013]通过浮动调整部分采样电容以及反馈电容，在LSB转换期间主放大器具有显著的减载。从而可以使LSB的周期比MSB的周期运行的更快。所提出的电容缩放技术仅介绍了由于残留电压放大而产生的可忽略的额外的量化噪声，在0.18um的CMOS中硅也正是表现出此特性。
[0014]假设输入取样信号要用T0时间，第一个量化时钟循环是2T0，如果使用本发明只需要9.5T0的转换时间。一个没有使用本发明的设计方案，假设0到10位需要相同的量化时间2T0，那么它的总转换时间将超过23T0。
[0015]根据在相同噪声要求条件下的仿真结果，本发明与传统的ADC设计方案相比提高了至少40 %的能源利用率。
【附图说明】
[0016]为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进一步的详细描述，其中:
[0017]图1为电容共享拓扑用于CMOS图像传感器的列并行读出电路的典型循环ADC原理图；
[0018]图2为循环ADC的乘法数模转换器(MDAC)电路原理图；
[0019]图3为循环ADC时序图；
[0020]图4为放大器的电路原理图；；
[0021]图5为电荷栗以及时序分析图；
[0022]图6为低回扣噪声锁存比较器原理图(Two Latch Comparators)；
[0023]图7为MDAC传输输出仿真结果。
【具体实施方式】
[0024]以下将结合附图，对本发明的优选实施例进行详细的描述；应当理解，优选实施例仅为了说明本发明，而不是为了限制本发明的保护范围。
[0025]所提出的循环ADC的乘法数模转换器(MDAC)电路原理图如图2所示，电路工作时序原理图如图3所示。
[0026]—种循环ADC的乘法数模转换器电路，其特征在于:包括容值可变的取样电容单元、容值可变的反馈电容单元和放大器，所述取样电容单元的输入端、反馈电容单元的输入端经第一开关(Ps_d)分别与输入端连接，所述取样电容单元还通过第二开关(Pa)与控制信号连接，所述取样电容单元的输出端经第九开关(Psf)与电压单元(VCM)的一端连接，所述电压单元(VCM)的另一端经第十开关(Ps)与放大器的输入端连接，所述取样电容单元的输出端经第二开关与反馈电容单元的输入端连接，且反馈电容单元的输入端与放大器的输入端连接，反馈电容单元的输出端经第四开关(nPs_d)与放大器的输出端连接，所述放大器的输出端经第三开关(Pf)与取样电容单元的输入端连接。
[0027]所述取样电容单元包括并联设置的η个子电容(CsO?Csn-Ι)，其中的n-Ι个子电容各串联一个控制开关，在本实施例中，以四个子电容进行说明，即电容CsO不串联开关，电容Csl串联第六开关S0，电容Cs2串联第七开关S1，电容Cs3串联第八开关S2。
[0028]所述反馈电容单元包括并联设置的η个子电容(CfO?Cfn-Ι)，其中的n-Ι个子电容各串联一个控制开关，在本实施例中，同样以四个子电容进行说明，即电容CsO不串联开关，电容Cfl串联第六开关S0，电容Cf2串联第七开关S1，电容Cf3串联第八开关S2。
[0029]取样电容Cs和反馈电容Cf被分成四个子电容，每个子电容的大小为250Ff.子电容CsO和CfO是硬链接，而其它三个子电容通过S0?S2由传递门所控制。在取样阶段Ps，所有的电容是连接在输入端，总的输入电容为2Pf..在量化阶段，反馈电容Cf连接到放大器的输出端Vout，由反相延时取样逻辑端口 nPs_dK控制。在前两个转换时钟，S0?S2保持关闭，并且由每级1.5位ADC在固定的时钟循环T0下所控制。当进入第三个转换时钟，S0打开，S1和S2关闭，此时Cs和Cf电容之和只有原来总电容的3/4。由于放大器的负载电容的减小，所以我们能够缩减时钟