[0037]重置电路66用于在重置模式时将节点N1和N2重置到预定的电压电平(VDD - VT)，如图3所讨论的重置电路46a和46b。当CK在低状态时，重置电路66会设定为二极管连接设定NM0S晶体管Ml和M2。PM0S晶体管M3，其中栅极端点连接到地极GND，用于移除晶体管Ml和M2源极端点的电压差值。在比较模式时且当节点N1和N2的电压掉到低于VT时，晶体管M3会自动关闭，该VT为晶体管临界电压。另外，在重置模式时重置电路68a和68b用于重置锁存电路60的节点至预定的电平(VDD - VT)。
[0038]图6为显示本发明实施例中一种校正方法7的流程图，使用图5的同步比较器6。
[0039]比较器6的内建偏移值\^能够通过一种二进制搜索机制(binary search)而进行校正，该二进制搜索机制可由将输入端点VIP和V ^连接到一目标偏移电压而达成，该目标偏移电压可由电阻线(resistor string)产生。电阻线包括许多串联连接的电阻单元，并且电阻线可作为分压器，输出某些数目的目标偏移电压。校正方法7开始后，输入端点VIP连接至目标偏移电压且参考端点VIN连接至参考电压。N3和N4上的可变电容被设为最小值(S70)，而尾端晶体管阵列640可由数字控制信号Srffset—。&1的4比特MSB所调整，藉以判断编码N，比较器6使用编码N将1输出作为比较结果Q，且下个编码(N+1)比较结果Q为0(S72)o在判断编码N之后，校正方法7能另外通过编码N或编码(N+1)使用可变电容C1和C2执行比较器6的细校正程序。如果选到编码N(S74)，校正方法7可进一步调整可变电容C1以增加内建偏移值如果选择编码(N+1) (S76)，校正方法7便会增加可变电容C2而减少内建偏移值实施例会再次执行二进制搜索机制使用6比特LSB编码来校正可变电容C1和C2，直到比较器输出端Q由于电路噪声的关系再次在1和0之间随机切换。
[0040]图7为显示本发明实施例中一种6比特闪存模数转换器(Analog-to-DigitalConverter,以下称为ADC)8的方块图，使用以上实施例揭露的同步比较器。
[0041 ] ADC 8包括30个同步比较器8001-8030和29个偏移值平均SR锁存电路(0SL) 8201-8229，可对输入信号VI以60个电平进行取样，理想上具有5.88比特的有效比特数量(Effective Number of Bits，EN0B)。每个同步比较器CMP对输入信号VI进行取样然后将取样值和内建偏移值Vm进行比较且进行方法7所描述的校正程序7，上述内建偏移值乂。5由10比特的数字编码所设定。对应参考电压被喂入比较器CMP的输入端以顺序校正所有的比较器。实施例中使用二进制搜索机制来校正10比特数字编码，直到校正后的比较器产生在高状态和低状态间交互切换的输出信号。每个偏移值平均SR锁存电路连接至两个相邻比较器的输出端。例如，偏移值平均SR锁存电路0SL1连接至比较器CMP1和CMP2。由编码器84将比较器输出和偏移值平均锁存电路输出编码为6比特的编码D。。
[0042]本发明描述的各种逻辑区块、模块、以及电路可以使用通用处理器(generalpurpose processor)、数字信号处理器(Digital Signal Processing，DSP)、特定应用集成电路(Applicat1n Specific Integrated Circuit，ASIC)、现场可程控门阵列(fieldprogrammable gate array，FPGA)信号电路或其他可程控逻辑元件、离散式逻辑门电路或晶体管逻辑门、离散式硬件元件、或用于执行本发明所描述的执行的功能的其任意组合。通用处理器可以为微处理器，或者，该处理器可以为任意商用处理器、控制器、微处理器、或状态机。
[0043]本发明描述的各种逻辑区块、模块、以及电路的操作以及功能可以利用电路硬件或嵌入式软件编码加以实现，该嵌入式软件编码可以由一处理器存取以及执行。
[0044]虽然本发明已以具体实施例揭露如上，然其仅为了易于说明本发明的技术内容，而并非将本发明狭义地限定于该实施例，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视本发明的权利要求所界定者为准。
【主权项】
1.一种比较器，其特征在于，该比较器包括: 一差动对电路，包括第一比较器晶体管和第二比较器晶体管，用于根据一时钟信号比较一第一输入值和一第二输入值以产生一结果，其中上述结果表示上述第一输入值和第二输入值的一差值是否超出一内部偏移值；以及 一电流控制电路，与上述差动对电路串联耦接，用于分别提供上述第一比较器晶体管和第二比较器晶体管的不同的电流抽取能力； 其中上述电流控制电路包括第一晶体管和第二晶体管。2.如权利要求1所述的比较器，其特征在于，上述内部偏移值随着上述不同的电流抽取能力之间的一差值而改变。3.如权利要求1所述的比较器，其特征在于，上述电流控制电路包括第一电阻、第二电阻、以及耦接在上述第一电阻和上述第二电阻之间的第三电阻，上述第一电阻、第二电阻和第三电阻是可调整的以改变上述第一比较器晶体管和第二比较器晶体管的上述电流抽取能力，其中，上述第一晶体管和第二晶体管分别作为上述第一电阻和第二电阻。4.如权利要求1所述的比较器，其特征在于，上述第一晶体管和第二晶体管具有不同的元件尺寸，上述不同的元件尺寸由数字控制信号所设定。5.如权利要求1所述的比较器，其特征在于，上述电流控制电路包括具有不同的晶体管数量的第一晶体管和第二晶体管阵列，上述不同的晶体管数量由数字控制信号所设定，其中上述第一晶体管和第二晶体管阵列分别包括上述第一晶体管和第二晶体管。6.如权利要求1所述的比较器，其特征在于，该比较器更包括一重置电路，耦接在上述电流控制电路和一电压源之间，将上述差动对电路内一参考电压点设定至一预定电压电平。7.如权利要求6所述的比较器，其特征在于，上述重置电路包括接成二极管设定的两晶体管，用于通过上述预定电压电平来重新设定上述差动对电路。8.如权利要求1所述的比较器，其特征在于，当上述时钟信号在一第一逻辑电平时，上述差动对电路比较上述第一输入值和第二输入值，而当上述时钟信号在一第二逻辑电平时，上述差动对电路被重置至一预定值。9.如权利要求1所述的比较器，其特征在于，上述差动对电路用于通过判断上述第一输入值以及上述第二输入值加上上述内部偏移值之间的一差值的一极性而比较上述第一输入值和第二输入值。10.一种放大器，其特征在于，该放大器包括: 一差动对电路，包括第一比较器晶体管和第二比较器晶体管，用于当一时钟信号在一第一逻辑电平时，比较一第一输入值和一第二输入值以产生一结果，其中上述结果表示上述第一输入值和第二输入值的一差值是否超出一内部偏移值； 一电流控制电路，分别提供上述第一比较器晶体管和第二比较器晶体管的不同的电流抽取能力； 一放大电路，放大从上述差动对电路产生的上述结果；以及 一重置电路，当上述时钟信号在一第二逻辑电平时，将上述差动对电路内一参考电压点设定至一预定电压电平； 其中上述电流控制电路包括第一晶体管和第二晶体管。
【专利摘要】本发明提供一种比较器，包括一差动对电路以及一电流控制电路。上述差动对电路包括第一比较器晶体管和第二比较器晶体管，用于根据一时钟信号比较一第一输入值和一第二输入值以产生一结果，其中上述结果表示上述第一输入值和第二输入值的一差值是否超出一内部偏移值。上述电流控制电路和上述差动对电路串联耦接，用于分别提供上述第一比较器晶体管和第二比较器晶体管的不同的电流抽取能力。本发明另提供一种放大器。本发明可避免进入饱和状态。
【IPC分类】H03F3/45, H03K5/24
【公开号】CN105262465
【申请号】CN201510664271
【发明人】许云翔
【申请人】联发科技股份有限公司
【公开日】2016年1月20日
【申请日】2012年11月2日
【公告号】CN103208981A, CN103208981B, US8878608, US9236855, US20130154737, US20150015307