一种基于e-tspc结构的低功耗2/3分频器电路的制作方法
【技术领域】
[0001] 本发明涉及分频器电路技术，尤其涉及一种适用于低电压功耗、单相时钟的双模 预分配电路。
【背景技术】
[0002] 在射频收发机中，频率合成器提供了对收、发信号进行变频操作所必需的本振信 号。电荷栗锁相环是实现频率合成器的一种广泛且成熟的结构。在整个射频锁相环中，预 分频器工作在最高频率处，对频率合成器的整体性能有着非常重要的影响，往往成为系统 速度与功耗优化设计的瓶颈。
[0003] 预分频器电路的实现方式主要有电流模逻辑（Current Mode Logic，CML)、注入 锁定分频器（Injection-Locked Frequency Divider，ILFD)和真单相时钟结构（True SinglePhase Clock，TSPC)。真单相时钟电路是一种动态逻辑电路。它的功耗较小，没有静 态功耗，工作频率较高。由于存在电荷泄露的问题，因此不能工作在较低频率下，存在工作 频率下限。TSPC结构分频器为单端输入，且输入和输出的信号幅度为零到电源电压，因而对 其他模块干扰较大。
[0004] 传统的基于TSPC结构的2/3分频电路，由两个TSPC结构D触发器和级间两级或 非门构成。这种结构的2/3分频电路，在3分频下，信号传播路径较长，且管子数目多，负载 大，因而工作频率较低，只能达到兆赫兹级别。在2分频模式下，只有1级D触发器参与分 频操作，但是其他模块并未关断，造成功耗的浪费。为了满足更高频率的工作要求，出现了 扩展的真单相时钟结构（Extentended True Single Phase Clock，E-TSPC)。同传统 TSPC 结构相比，E-TSPC结构避免了较多的晶体管层叠，并且所有的晶体管的源端都直接和地或 电源相连，避免了体效应。因此，E-TSPC逻辑允许更高的工作频率。但是，E-TSPC逻辑存在 静态功耗。在高频段，动态功耗相比静态功耗占主要地位，因此E-TSPC增加的静态功耗较 小，可以接受。同时，E-TSPC结构可以嵌入复杂的逻辑运算，减少了电路中的晶体管数目， 保证电路简洁。在2/3分频电路中，或门只用了 1个晶体管就实现了原先的逻辑功能。因 为，E-TSPC结构每级只层叠 1个PM0S晶体管和1个NM0S晶体管，更适合在低电源电压下 工作。基于E-TSPC结构的2/3分频器具有更高的工作频率，但是并没有解决2分频时，功 耗浪费的问题。一种改进的基于E-TSPC结构的2/3分频器，通过模式控制信号，在2分频 模式下，第一级D触发器DFF1的第二级和第三级都断开，不消耗电流，只有第一级存在直流 功耗。这样在2分频阶段，功耗就被降低了。然而，第一级存在的直流功耗依然较大。
【发明内容】
[0005] 发明目的：为了克服现有技术中存在的不足，本发明提供一种基于E-TSPC结构的 低功耗2/3分频器电路，具有工作电源电压低、功耗小、工作频率高的特点，适合作为双模 预分频电路的前级。
[0006] 技术方案：为实现上述目的，本发明采用的技术方案为：
[0007] -种基于E-TSPC结构的低功耗2/3分频器电路，包括第一级D触发器DFF1、第二 级D触发器DFF2和级间内嵌门电路，时钟信号Clk作为待分频的时钟信号，正时钟输出信 号Q和负时钟输出信号QN作为分频后的时钟信号，通过模式控制信号Me选择2分频模式 或3分频模式：当模式控制信号Me为低电平时，该分频器电路工作在3分频模式；当模式控 制信号输入端Me为高电平时，该分频器电路工作在2分频模式。
[0008] 所述第一级D触发器DFF1包括第一 PM0S管MP1、第二PM0S管MP2、第三PM0S管 MP3、第四 PM0S 管 MP4,第一 NM0S 管 MN1、第二 NM0S 管 MN2、第三 NM0S 管 MN3 ;第一 PM0S 管 MP1的栅极接时钟信号Clk，源极接电源VDD，漏极接第二PM0S管MP2的源极；第二PM0S管 MP2的栅极接模式控制信号Me，源极接第一 PM0S管MP1的漏极，漏极接输出端S1 ;第三PM0S 管MP3的栅极接时钟信号Clk，源极接电源VDD，漏极接输出端S2 ;第四PM0S管MP4的栅极 接输出端S2,源极接电源VDD，漏极接输出端S3 ;第一 NM0S管丽1的栅极接正时钟输出信 号Q，漏极接输出端S1，源极接地；第二NM0S管丽2的栅极接输出端S1，漏极接输出端S2， 源极接地；第三NM0S管MN3的栅极接时钟信号Clk，漏极接输出端S3,源极接地。
[0009] 所述第二级D触发器DFF2包括第五PM0S管MP5、第六PM0S管MP6、第七PM0S管 MP7、第八PM0S管MP8，第五NM0S管MN5、第六NM0S管MN6、第七NM0S管MN7、第八NM0S管 MN8 ;第五PM0S管MP5的栅极接时钟信号Clk，源极接电源VDD，漏极接输出端SS1 ;第六 PM0S管MP6的栅极接时钟信号Clk，源极接电源VDD，漏极接输出端SS2 ;第七PM0S管MP7 的栅极接输出端SS2,源极接电源VDD，漏极接负时钟输出信号QN ;第八PM0S管MP8的栅极 接负时钟输出信号QN，源极接电源VDD，漏极接正时钟输出信号Q ;第五NM0S管丽5的栅极 接负时钟输出信号QN，漏极接输出端SS1，源极接地；第六NM0S管MN6的栅极接输出端SS1， 漏极接输出端SS2,源极接地；第七NM0S管MN7的栅极接时钟信号Clk，漏极接负时钟输出 信号QN，源极接地；第八NM0S管MN8的栅极接负时钟输出信号QN，漏极接正时钟输出信号 Q，源极接地。
[0010] 所述级间内嵌门电路包括第四NM0S管MN4，第四NM0S管MN4的栅极接输出端S3， 漏极接输出端SS1，源极接地。
[0011] 所述第一级D触发器DFF1和第二级D触发器DFF2均基于E-TSPC结构，为有比电 路；当所有PM0S管和NM0S管均导通时，通过设计PM0S管和NM0S管的尺寸，使得输出端S1 的输出信号为低电平，输出端S2的输出信号为高电平，输出端S3的输出信号为高电平。
[0012] 所述第一级D触发器DFF1和第二级D触发器DFF2均为时钟上升沿触发电路，该 分频器电路在时钟上升沿电平翻转。
[0013] 有益效果：本发明提供的基于E-TSPC结构的低功耗2/3分频器电路，可以工作在 0. 6V低电源电压下，且工作频率可以达到2GHz ;在2分频工作模式下，可以彻底关断第一级 D触发器DFF1，降低功耗。
【附图说明】
[0014] 图1为本发明提出的分频器电路的结构示意图；
[0015] 图2为输入时钟信号频率为2GHz、电源电压0. 6V时，本发明提出的分频器电路的 2分频输出波形和3分频输出波形；
[0016] 图3为本发明提出的分频器电路和传统的分频器电路所消耗的电流比较。
【具体实施方式】
[0017] 下面结合附图对本发明作更进一步的说明。
[0018] -种基于E-TSPC结构的低功耗2/3分频器电路，包括第一级D触发器DFF1、第二 级D触发器DFF2和级间内嵌门电路，时钟信号Clk作为待分频的时钟信号，正时钟输出信 号Q和负时钟输出信号QN作为分频后的时钟信号，通过模式控制信号Me选择2分频模式 或3分频模式：当模式控制信号Me为低电平时，该分频器电路工作在3分频模式；当模式控 制信号输入端Me为高电平时，该分频器电路工作在2分频模式。
[0019] 如图1所示，所述第一级D触发器DFF1包括第一 PM0S管MP1、第二PM0S管MP2、 第三 PM0S 管 MP3、第四 PM0S 管 MP4,第一 NM0S 管 MN1、第二 NM0S 管 MN2、第三 NM0S 管 MN3 ; 第一 PM0S管MP1的栅极接时钟信号Clk，源极接电源VDD，漏极接第二PM0S管MP2的源极； 第二PM0S管MP2的栅极接模式控制信号Me，源极接第一 PM0S管MP1的漏极，漏极接输出端 S1 ;第三PM0S管MP3的栅极接时钟信号Clk，源极接电源VDD，漏极接输出端S2 ;第四PM0S 管MP4的栅极接输出端S2,源极接电源VDD，漏极接输出端S3 ;第一 NM0S管丽1的栅极接 正时钟输出信号Q，漏极接输出端S1，源极接地；第二NM0S管丽2的栅极接输出端S1，漏极 接输出端S2,源极接地；第三NM0S管MN3的栅极接时钟信号Clk，漏极接输出端S3,源极接 地。
[0020] 如图1所示，所述第二级D触发器DFF2包括第五PM0S管MP5、第六PM0S管MP6、 第七PM0S管MP7、第八PM0S管MP8,第五NM0S管MN5、第六NM0S管MN6、第七NM0S管MN7、 第八NM0S管MN8 ;第五PM0S管MP5的栅极接时钟信号Clk，源极接电源VDD，漏极接输出 端SS1 ;第六PM0S管MP6的栅极接时钟信号Clk，源极接电源VDD，漏极接输出端SS2 ;第七 PM0S管MP7的栅极接输出端SS2,源极接电源VDD，漏极接负时钟输出信号QN ;第八PM0S管 MP8的栅极接负时钟输出信号QN，源极接电源VDD，漏极接正时钟输出信号Q ;第五NM0S管 丽5的栅极接负时钟输出信号QN，漏极接输出端SS1，源极接地；第六NM0S管MN6的栅极接 输出端SS1，漏极接输出端SS2,源极接地；第七NM0S管MN7的栅极接时钟信号Clk，漏极接 负时钟输出信号QN，源极接地；第八NM0S管MN8的栅极接负时钟输出信号QN，漏极接正时 钟输出信号Q，源极接地。
[0021] 如图1所示，所述级间内嵌门电路包括第四NM0S管MN4,第四NM0S管MN4的栅极 接输出端S3，漏极接输出端SS1，源极接地。
[0022] 本案的分频器电路中，第一级D触发器DFF1和第二级D触发器DFF2均基于E-TSPC 结构，为有比电路；当所有PM0S管和NM0S管均导通时，通过设计PM0S管和NM0S管的尺寸， 使得输出端S1的输出信号为低电平，输出端S2的输出信号为高电平，输出端S3的输出信 号为高电平。
[0023] 本案的分频器电路中，第一级D触发器DFF1和第二级D触发器DFF2均为时钟上 升沿触发电路，该分频器电路在时钟上升沿电平翻转。
[0024] 当模式控制信号Me为低电平时，该分频器电路工作在3分频模式：第一级D触发 器DFF1中第二PM0S管MP2导通，第一级D触发器DFF1接入时钟信号Clk，第一级D触发 器DFF1的D输入（第一 NM0S管丽1的栅极）为第二级D触发器DFF2的正输出（正时钟 输出信号Q)，第一级D触发器DFF1的负输出（输出端S3)接第四NM0S管MN4的栅极，第 二级D触发器DFF2的负输出（负时钟输出信号QN)接第五NMOS管丽5的栅极，即第一级 D触发器DFF1的负输出与第二级D触发器DFF2的负输出相或后作为第二级D触发器DFF2 的D输入（第