专利名称：解混合自动重传实现装置的制作方法
技术领域：
本实用新型涉及通讯领域，尤其涉及一种解混合自动重传实现装置。
背景技术：
在第三代合作伙伴计划(3rdGeneration Partnership Pro ject，简称为 3GPP) TS 25. 212中，规定了发送方向混合自动重传(Hybrid Automatic R印eatreQuest，简称为 HARQ)的处理流程，主要包括比特分离、第一次速率匹配、第二次速率匹配和比特收集。根据协议规定，将编码后的数据分为系统比特、第一路校验比特和第二路校验比 特，然后对三路数据分别进行第一次速率匹配、第二次速率匹配、比特收集。在比特收集中 数据的顺序是首先对系统比特按照协议的规定位置写入，然后对第二路校验比特和第一路 校验比特一次性按照协议规定写入。在现有技术中，对于接收方向的去HARQ处理，参考图1，首先进行解第二次速率匹 配，在解第二次速率匹配做完之后直接指示rm2_0Ver信号，这时第一次速率匹配就可以开 始工作了，但是，这种两次解速率匹配分别进行处理的方式浪费了处理时间，降低了效率。
实用新型内容本实用新型的主要目的在于提供一种解混合自动重传实现装置，以解决现有技术 中解HARQ处理效率较低的问题。本实用新型提供的解混合自动重传实现装置包括去比特收集模块，用于对接收 数据串行进行比特分离处理，分别读取系统比特、第二路校验比特、第一路校验比特；去打 孔速率匹配模块，用于进行数据打孔位置的位置识别，并对打孔的数据进行补0操作；去重 复速率匹配模块，用于进行数据重复位置的位置识别，并对重复的数据进行累加处理；控制 模块，用于控制去比特收集模块进行比特分离处理，并分别调用打孔去速率匹配模块和重 复去速率匹配模块对系统比特、第二路校验比特、第一路校验比特进行去速率匹配处理。并且，该装置进一步包括存储器，用于存储经过去打孔速率匹配模块和去重复速 率匹配模块处理后的数据。其中，控制模块进一步包括第一解速率匹配控制模块，用于调用去打孔速率匹配 模块对当前数据进行补0操作；第二解速率匹配控制模块，用于调用去打孔速率匹配模块 对当前数据进行补0操作以及调用去重复速率匹配模块对当前数据进行累加操作；其中， 第二解速率匹配控制模块根据来自第一解速率匹配控制模块的使能信号进行操作。并且，控制模块检测到去系统比特收集起始信号，控制去比特收集模块进行比特 分离处理。其中，去比特收集模块进一步包括系统比特去收集模块，用于对接收数据进行系 统比特的去收集操作得到系统比特；第二路校验比特去收集模块，用于对校验比特中的偶 数比特进行读取得到第二路校验比特；第一路校验比特去收集模块，用于对校验比特中的 奇数比特进行读取得到第一路校验比特。[0011]根据本实用新型的上述技术方案，通过把解第一次速率匹配和解第二次速率匹配 同时实现，节约了处理时间，提高了处理效率。
此处所说明的附图用来提供对本实用新型的进一步理解，构成本申请的一部分， 本实用新型的示意性实施例及其说明用于解释本实用新型，并不构成对本实用新型的不当 限定。在附图中图1为根据现有技术的解HARQ的示意图；图2是根据本实用新型实施例的解HARQ的实现装置的结构框图；图3是根据本实用新型实施例的去比特收集的流程图；图4是根据本实用新型实施例的解HARQ的示意图；图5是根据本实用新型实施例的两次解速率匹配控制模块之间的关系示意图。
具体实施方式
为使本实用新型的目的、技术方案和优点更加清楚，
以下结合附图及具体实施例， 对本实用新型作进一步地详细说明。根据本实用新型的实施例，提出了一种解混合自动重传实现装置。图2是根据本实用新型实施例的解混合自动重传的实现装置的结构框图，如图2 所示，该装置包括去比特收集模块10，去打孔速率匹配模块20，去重复速率匹配模块30， 控制模块40。去比特收集模块10，用于对接收数据串行进行比特分离处理，分别读取系统比特、 第二路校验比特、第一路校验比特。去打孔速率匹配模块20，用于根据控制模块40提供的^5plus, efflinus, eini等参数进行 数据打孔位置的位置识别，将打孔位置反馈到控制模块40。去打孔速率匹配模块20完成在 打孔速率匹配模式下的去速率匹配操作，对打孔的数据进行补0操作，将数据量恢复到第 一次去速率匹配前的数据量。如果是新数据，则进行补零操作；如果是重传的数据，则不进 行任何操作。去重复速率匹配模块30，用于根据控制模块提供的％lus，efflinus, eini等参数进行数 据重复位置的位置识别，将重复位置反馈到控制模块40。去重复速率匹配模块30完成在重 复速率匹配模式下的去速率匹配操作，对重复的数据进行累加操作，将数据量恢复到第一 次去速率匹配前的数据量。控制模块40 (HARQ控制模块)，是本装置的核心模块，用于控制去比特收集模块 10进行比特分离处理，并分别调用打孔去速率匹配模块20和重复去速率匹配模块30对系 统比特、第二路校验比特、第一路校验比特进行去速率匹配处理。当控制模块40检测到去 系统比特收集起始信号(de_harq_Start信号)，立刻调用去比特收集模块10，去比特收集 模块10进入去比特收集状态，依次对系统比特、第二路校验比特和第一路校验比特进行读 取。参考图2，该装置还包括存储器(IR RAM) 50，用于存储经过去打孔速率匹配模块 和所述去重复速率匹配模块处理后的数据。[0026]参考图3，图3是根据本实用新型实施例的去比特收集的流程图，去比特收集模块 10的主要功能就是串行进行系统比特、第一路校验比特、第二路校验比特分离。系统比特占 Nr行，从0到Nc-I ；但是一般情况是不会把第Nr-I行全部占满，因此前Nc列是占Nr行，后 Ncol-Nc列是占Nr-I行。如果Nc = Ncol，那么刚好把第Nr行占满；当去比特收集模块读 col_cnt小于Nc时，就读Nr行的系统比特，如果col_cnt大于Nc时，就读Nr-I行的系统 比特。而且读顺序是按列读的，当一列读取完再读下一列。参考图3，如果行数r0W_Cnt等 于Nr-I，表明已经读到了最后一行，因此应该读下一列的第O行，也就是row_cnt = 0,col_ cnt = col_cnt+l。当row_cnt还没到Nr-I时，表明这一列还没读完，因此row_cnt = row_ cnt+1, col_cnt 不变。当去比特收集模块首先进行系统比特的去比特收集操作，如果系统比特去收集完 成，进入到第二路校验比特去收集处理，否则按照协议3GPP TS25.212处理。系统比特读取 完成后，开始进行第二路校验比特的去比特收集处理，根据协议3GPP TS 25. 212规定处理， 校验比特的排列顺序是P2，pl，p2，pl...，所以在第二路校验比特读取操作时对校验比特中 的偶数比特进行读取，直到完成第二路校验比特的读取。完成第二路校验比特的读取后，开 始对第一路校验比特的读取操作，方法和第二路校验比特相似，不同的是，对校验比特中的 奇数比特进行读取，读完第一路校验比特后完成所有数据的去比特收集处理。通过上述的 串行去比特收集处理，能够节省硬件开销。需要说明的是，现有技术是先做第二次速率匹配，做完第二次速率匹配之后再做 第一次速率匹配，而本实用新型的装置是第二次速率匹配和第一次速率匹配同时进行，因 此大大节约了处理时间，而没有增加电路面积。参考图4，当第二次速率匹配为打孔的情况 下，则在打孔位置暂停一个时钟周期，利用这个时钟周期写1个O到顶RAM里去，这样完 成了去打孔速率匹配工作；当解第二次速率匹配为重复的情况下，则在重复点位置数据和 前面的数据进行合并，并一直到后面的比特不是重复比特为止，把合并后的数据写入到顶 RAM 中。图5是根据本实用新型实施例的解速率匹配控制模块之间的关系示意图，控制模 块40进一步包括第一解速率匹配模块和第二解速率匹配模块，其中，第一解速率匹配模 块负责进行第一次解速率匹配，第二解速率匹配模块负责进行第二次解速率匹配。两次速 率匹配能同时进行而不会增加太多的复杂度的原因在于，第一次速率匹配系统比特都是透 明的，而第一路校验比特和第二路校验比特是透明的或者是打孔情况，如果是透明的，则 解第一次速率匹配不做任何工作，这样不必增加任何电路就可以实现；如果第一路校验比 特和第二路校验比特是打孔的，那么在打孔位置上写个0到turbo解码器的内部RAM里， 参考图5，则第一解速率匹配模块会在打孔位置给第二解速率控制模块发送一个指示信号 (rm2_paUSe)，第二解速率匹配模块会在这个时候暂停一拍，等第一解速率匹配模块在该位 置填0之后再继续进行第二解速率匹配模块。也就是说，第一解速率匹配的信号控制第二 解速率匹配的使能信号，这样做个控制也是非常方便的，因此增加的成本几乎可以忽略不 计。通过把第一次解速率匹配和第二次速率匹配同时实现，在极限情况下大约能节省45534 个clock，大大提高了处理效率。节省处理时间分析按照3GPP 25. 306协议手机能力等级8计算，传输块大小为 14411，如果第一次速率匹配为透明，则分成3个解码块，每块大小为4804，因此处理第一次解速率匹配处理的数据量为G804+M)*3*3 = 43452个时钟周期。如果按照16倍码片速 率的时钟来看的话，节省的时间为0. 7us。综上所示，根据本实用新型上述技术方案，通过把解第一次速率匹配和解第二次 速率匹配同时实现，节约了处理时间，提高了处理效率。以上所述仅为本实用新型的实施例而已，并不用于限制本实用新型，对于本领域 的技术人员来说，本实用新型可以有各种更改和变化。凡在本实用新型的精神和原则之内， 所作的任何修改、等同替换、改进等，均应包含在本实用新型的权利要求范围之内。
权利要求1.一种解混合自动重传HARQ实现装置，其特征在于，包括去比特收集模块，用于对接收数据串行进行比特分离处理，分别读取系统比特、第二路 校验比特、第一路校验比特；去打孔速率匹配模块，用于进行数据打孔位置的位置识别，并对打孔的数据进行补0 操作；去重复速率匹配模块，用于进行数据重复位置的位置识别，并对重复的数据进行累加 处理；控制模块，用于控制所述去比特收集模块进行比特分离处理，并分别调用所述打孔去 速率匹配模块和所述重复去速率匹配模块对所述系统比特、所述第二路校验比特、所述第 一路校验比特进行去速率匹配处理。
2.根据权利要求1所述的装置，其特征在于，进一步包括存储器，用于存储经过所述去打孔速率匹配模块和所述去重复速率匹配模块处理后的 数据。
3.根据权利要求1所述的装置，其特征在于，所述控制模块进一步包括第一解速率匹配控制模块，用于调用所述去打孔速率匹配模块对当前数据进行补0操作；第二解速率匹配控制模块，用于调用所述去打孔速率匹配模块对当前数据进行补0操 作以及调用所述去重复速率匹配模块对当前数据进行累加操作；其中，所述第二解速率匹配控制模块根据来自所述第一解速率匹配控制模块的使能信 号进行操作。
4.根据权利要求1所述的装置，其特征在于，所述去比特收集模块进一步包括 系统比特去收集模块，用于对接收数据进行系统比特的去收集操作得到所述系统比特；第二路校验比特去收集模块，用于对校验比特中的偶数比特进行读取得到所述第二路 校验比特；第一路校验比特去收集模块，用于对校验比特中的奇数比特进行读取得到所述第一路 校验比特。
专利摘要本实用新型公开了一种解混合自动重传实现装置，该装置包括去比特收集模块，用于对接收数据串行进行比特分离处理，分别读取系统比特、第二路校验比特、第一路校验比特；去打孔速率匹配模块，用于进行数据打孔位置的位置识别，并对打孔的数据进行补0操作；去重复速率匹配模块，用于进行数据重复位置的位置识别，并对重复的数据进行累加处理；控制模块，用于控制去比特收集模块进行比特分离处理，并分别调用打孔去速率匹配模块和重复去速率匹配模块对系统比特、第二路校验比特、第一路校验比特进行去速率匹配处理。本实用新型通过把解第一次速率匹配和解第二次速率匹配同时实现，节约了处理时间，提高了处理效率。
文档编号H04L1/18GK201898516SQ20092027456
公开日2011年7月13日 申请日期2009年12月14日 优先权日2009年12月14日
发明者邓春华 申请人:中兴通讯股份有限公司