专利名称：基于fpga的可配置的时钟频率合成装置的制作方法
技术领域：
本发明涉及一种基于FPGA的可配置的时钟频率合成装置，属于收发器的发送时钟设计技术领域。
背景技术：
光纤通道技术中涉及的光电转换部分通常使用集成模块SFP(Small Form FactorPluggable)实现，而电信号数据在输入到SFP前和从SFP输出后分别需要进行数据的并串和串并转换。目前实现该转换过程主要有两种方式，一是采用单独的并串-串并转换芯片SerDes (Serializer/Deserializer)芯片实现,这种方式由于使用了额外的芯片，会增加板卡体积和系统不稳定因素，还会使逻辑设计变得复杂；另一种是采用FPGA内嵌的收发器
硬核接口 ALT2GXB，调用FPGA厂商提供的IP核实现该收发器硬核接口逻辑，本方式集成度高，有利于开展后续逻辑设计和提高系统稳定性，应用广泛。若采用IP核实现收发器硬核接口逻辑，需要给FPGA提供一个本地的高精度参考时钟，作为收发器的发送时钟。时钟恢复单元CRU (Clock Recovery Unit)可以从接收数据中恢复出时钟信号，作为收发器的接收时钟。一些设计中使用普通晶振作为收发器的发送时钟源，会由于发送时钟信号抖动过大导致收发器不能正常产生恢复时钟信号，也就不能正确输出接收数据。
发明内容
本发明是为了解决使用普通晶振作为收发器的发送时钟源，会由于发送时钟信号抖动过大导致收发器不能正常产生恢复时钟信号，因而不能正确输出接收数据的问题，提供一种基于FPGA的可配置的时钟频率合成装置。本发明所述基于FPGA的可配置的时钟频率合成装置，它包括时钟发生单元、频率合成单元、频率合成控制逻辑单元和收发器，时钟发生单元的时钟信号输出端连接频率合成单元的时钟信号输入端，频率合成单元的控制信号输入端连接频率合成控制逻辑单元的控制信号输出端，频率合成单元的两对设定频率的差分时钟信号输出端与收发器的两对发送时钟信号输入端一一对应连接，所述频率合成单元和收发器均为FPGA内部的功能单元，频率合成控制逻辑单元内部提供21位的配置寄存器，该配置寄存器通过FPGA内部的其他逻辑单元或由上位机通过PCI接口进行21位数据配置，实现时钟频率合成；所述21位数据在解析后以测试寄存器T、N分频寄存器和M分频寄存器的形式输出。所述时钟发生单元采用25MHz无源晶振和IOMHz有源晶振实现，所述25MHz无源晶振和IOMHz有源晶振作为频率合成单元的时钟源，分别连接到频率合成单元的晶振输入和测试时钟输入。频率合成单元使用美国IDT公司的ICS8430I-61实现。
FPGA使用Altera公司的EP2SGX90E系列实现。所述频率合成控制逻辑单元的逻辑控制采用Verilog语言实现，频率合成控制逻辑单元包括配置寄存器、解析容错处理机、串行装载状态机、并行装载状态机和未工作状态机；解析容错处理机用于对配置寄存器接收的21位配置数据进行解析，将解析后得到的14位配置数据分别赋值给相应的测试寄存器T、N分频寄存器和M分频寄存器，并判断所有配置数据是否存在错误，对存在错误的数据根据其所属发送寄存器及数据错误类型输出预设默认值，然后输出频率合成单元时钟源选择信号xtal_sel和pll选择信号vco_sel ；同时根据21位配置数据确定频率合成 单元的工作模式，再根据已确定的工作模式，对串行装载标志信号serial_load_flag和并行装载标志信号para_load_f lag正确赋值,供频率合成控制逻辑单元使用，当频率合成单元的复位输入信号s_mr无效,且串行装载标志信号serial_load_flag为I时，进入串行装载状态机，使测试寄存器T、N分频寄存器和M分频寄存器对应的14位数据以串行的方式输出，完成对频率合成单元的配置；当频率合成单元的复位输入信号s_mr无效,且并行装载标志信号para_load_flag为I时，进入并行装载状态机，使测试寄存器T、N分频寄存器和M分频寄存器对应的14位数据以并行的方式输出，完成对频率合成单元的配置；如果串行装载标志信号serial_load_flag和并行装载标志信号para_load_flag都为O,进入未工作状态机。所述串行装载状态机包括五种状态，分别为等待状态、开始状态、移位状态、读取状态和结束状态等待状态检测频率合成控制逻辑单元的复位信号rst_n、串行装载标志信号serial_load_f lag 和并行装载标志信号 para_load_f lag,当频率合成控制逻辑单元的复位信号rst_n为1，且串行装载标志信号serial_load_flag为I时，使串行装载状态机输出频率合成单元所需的串行装载标志信号s_load为0，并行装载标志信号np_load为1，配置频率合成单元为串行装载方式，然后进入开始状态；开始状态设置读取个数寄存器read_num为O，然后进入移位状态；，移位状态将待发送的一位数据赋值给频率合成单元的数据总线s_data，设置输出串行时钟s_clock为O,然后进入读取状态；读取状态检测串行时钟S_cl0ck信号和读取个数寄存器read_num的数值，当串行时钟s_clock为I时，将频率合成单元的数据总线s_data的数据读入频率合成单元，当读取个数寄存器read_num的数值不等于14时，设置输出串行时钟S_cl0ck为I，并使读取个数寄存器read_num中的数值加I，然后进入移位状态；当读取个数寄存器read_num等于14时,设置读取个数寄存器read_num为O,输出串行装载标志信号s_load为1，然后进入结束状态；结束状态输出串行装载标志信号s_load为O,通过串行装载标志信号s_load的下降沿表示一次串行装载过程结束，然后进入开始状态。
所述并行装载状态机包括三种状态，分别为等待状态、开始状态和结束状态等待状态检测频率合成控制逻辑单元的复位信号rst_n和并行装载标志信号para—load—flag，当频率合成控制逻辑单元的复位信号rst_n为1，并行装载标志信号para_load_flag为I时，输出串行装载标志信号s_load为0，然后进入开始状态；开始状态输出并行装载信号np_load为0，然后进入结束状态；结束状态输出并行装载信号np_load为I，通过并行装载信号np_load的上升沿表示一次并行装载过程结束，然后进入开始状态。所述未工作状态机执行时，输出频率合成单兀的复位输入信号s_mr为I。本发明的优点是本发明方法中，频率合成单元采用专用频率合成芯片ICS8430I-61，能够输出最大周期间抖动30ps、单周期抖动6ps的高精度差分时钟信号，将此时钟信号作为收发器的发送时钟可以使收发器正常工作；该频率合成芯片能实现20. 83MHz到500MHz的时钟信号输出，可以满足不同速率的光纤通道应用对于收发器发送时钟的需求；本发明通过Verilog HDL语言实现FPGA对频率合成芯片的控制，提供给用户一个配置寄存器，只需正确配置该寄存器，就可以灵活地改变频率合成芯片的输出频率；通过本发明方法提供收发器发送时钟，可以降低对本地晶振的精度要求，更加方便晶振采购。本发明方法产生的时钟信号能够满足FPGA的收发器对发送时钟抖动的要求，其输出频率范围能满足目前光纤通道的应用。本发明方法采用专用频率合成芯片产生低抖动、宽输出范围的差分时钟，对频率合成芯片的控制采用可编程逻辑器件实现，可通过寄存器进行灵活配置。
图I为本发明的结构框图；图2为频率合成控制逻辑的原理框图；图3为串行装载状态的内部状态转换图；图4为并行装载状态的内部状态转换图；图5为本发明方法的工作流程图。
具体实施例方式具体实施方式
一下面结合图I和图2说明本实施方式，本实施方式所述基于FPGA的可配置的时钟频率合成装置，它包括时钟发生单元I、频率合成单元2、频率合成控制逻辑单元3和收发器4，时钟发生单元I的时钟信号输出端连接频率合成单元2的时钟信号输入端，频率合成单元2的控制信号输入端连接频率合成控制逻辑单元3的控制信号输出端，频率合成单元2的两对设定频率的差分时钟信号输出端与收发器4的两对发送时钟信号输入端一一对应连接，所述频率合成单元2和收发器4均为FPGA内部的功能单元，频率合成控制逻辑单元3内部提供21位的配置寄存器3-1，该配置寄存器3-1通过FPGA内部的其他逻辑单元5或由上位机通过PCI接口进行21位数据配置，实现时钟频率合成；所述21位数据在解析后以测试寄存器T、N分频寄存器和M分频寄存器的形式输出。本实施方式中，时钟发生单元I可以使用普通无源晶振和精度较好的有源晶振，输出时钟信号到频率合成单元2。频率合成单元2使用专用频率合成芯片，在FPGA逻辑控制下，输出两对设定频率的高精度低抖动 差分时钟信号，分别作为两路收发器的发送时钟。频率合成控制逻辑单元3在实现对频率合成单元2控制的基础上，对其接口进行了封装，提供一个21位的配置寄存器3-1，用户只需要对该寄存器进行适当配置，就可以得到所需的收发器发送时钟信号，对寄存器的配置可以通过FPGA其他逻辑实现，或者在上位机设置，通过PCI接口传递给控制逻辑。
具体实施方式
二 本实施方式为对实施方式一的进一步说明，所述时钟发生单元I采用25MHz无源晶振和IOMHz有源晶振实现，所述25MHz无源晶振和IOMHz有源晶振作为频率合成单元2的时钟源，分别连接到频率合成单元2的晶振输入和测试时钟输入。
具体实施方式
三本实施方式为对实施方式一或二的进一步说明，频率合成单元2使用美国IDT公司的ICS8430I-61实现。
具体实施方式
四本实施方式为对实施方式一、二或三的进一步说明，FPGA使用Altera公司的EP2SGX90E系列实现。
具体实施方式
五下面结合图2和图5说明本实施方式，本实施方式为对实施方式一、二、三或四的进一步说明，所述频率合成控制逻辑单元3的逻辑控制采用Verilog语言实现，频率合成控制逻辑单元3包括配置寄存器3-1、解析容错处理机3-2、串行装载状态机3-3、并行装载状态机3-4和未工作状态机3-5 ；解析容错处理机3-2用于对配置寄存器3-1接收的21位配置数据进行解析，将解析后得到的14位配置数据分别赋值给相应的测试寄存器T、N分频寄存器和M分频寄存器，并判断所有配置数据是否存在错误，对存在错误的数据根据其所属发送寄存器及数据错误类型输出预设默认值，然后输出频率合成单元时钟源选择信号xtal_sel和pll选择信号vco_sel ;同时根据21位配置数据确定频率合成单元2的工作模式，再根据已确定的工作模式，对串行装载标志信号serial_load_flag和并行装载标志信号para_load_flag正确赋值，供频率合成控制逻辑单元3使用，当频率合成单元2的复位输入信号s_mr无效,且串行装载标志信号serial_load_flag为I时，进入串行装载状态机3-3，使测试寄存器T、N分频寄存器和M分频寄存器对应的14位数据以串行的方式输出，完成对频率合成单元2的配置；当频率合成单元2的复位输入信号s_mr无效,且并行装载标志信号para_load_flag为I时，进入并行装载状态机3-4，使测试寄存器T、N分频寄存器和M分频寄存器对应的14位数据以并行的方式输出，完成对频率合成单元2的配置；如果串行装载标志信号serial_load_flag和并行装载标志信号para_load_flag都为O，进入未工作状态机3-5。本实施方式中，解析容错处理机3-2部分负责将输入的21位配置数据分解到相应寄存器，输出频率合成芯片时钟源选择信号xtal_sel和pll选择信号VC0_Sel，根据配置数据确定频率合成芯片工作模式，并对串行装载标志信号serial_l0ad_flag和并行装载标志信号para_load_flag正确赋值。当选择信号xtal_sel为O时，频率合成芯片时钟源为IOMHz有源晶振，当选择信号xtal_sel为I时，频率合成芯片时钟源为25MHz无源晶振；本实施方式中，在频率合成芯片内部集成了一个PU，该Pll为锁相环，可以实现输出信号频率对输入信号频率的自动跟踪，最终使输出频率等于输入频率，pll选择信号vco_sel是用于选择是否使能该pll功能。为了方便用户使用，控制逻辑对用户输入的21位配置数据没有额外限制，所以需要在逻辑设计时添加容错处理，如果用户输入的配置数据存在错误，逻辑会根据错误类型输出预设默认值。配置寄存器中的分频寄存器都按照二进制数制定义，而不是按照频率合成芯片手册给出的无规则定义，在解析容错处理中进行数据转换，因此用户不需要知道无规则的数据对应关系，简化了配置过程。
具体实施方式
六下面结合图2、图3和图5说明本实施方式，本实施方式为对实施方式一、二、三、四或五的进一步说明，所述串行装载状态机3-3包括五种状态，分别为等
待状态、开始状态、移位状态、读取状态和结束状态等待状态检测频率合成控制逻辑单元3的复位信号rst_n、串行装载标志信号serial_load_f lag 和并行装载标志信号 para_load_f lag,当频率合成控制逻辑单元3的复位信号rst_n为1，且串行装载标志信号serial_load_flag为I时，使串行装载状态机3_3输出频率合成单元2所需的串行装载标志信号s_load为O,并行装载标志信号np_load为I,配置频率合成单元2为串行装载方式,然后进入开始状态；开始状态设置读取个数寄存器read_num为0，然后进入移位状态；，移位状态将待发送的一位数据赋值给频率合成单元的数据总线s_data，设置输出串行时钟s_clock为O,然后进入读取状态；读取状态检测串行时钟S_cl0ck信号和读取个数寄存器read_num的数值，当串行时钟s_clock为I时，将频率合成单元的数据总线s_data的数据读入频率合成单元，当读取个数寄存器read_num的数值不等于14时，设置输出串行时钟s_cl0ck为I，并使读取个数寄存器read_num中的数值加I，然后进入移位状态；当读取个数寄存器read_num等于14时,设置读取个数寄存器read_num为O,输出串行装载标志信号s_load为1，然后进入结束状态；结束状态输出串行装载标志信号s_load为O,通过串行装载标志信号s_load的下降沿表示一次串行装载过程结束，然后进入开始状态。本实施方式中，移位状态和读取状态配合使用，整体实现的功能是以串行方式将测试寄存器T、N分频寄存器和M分频寄存器对应的14位数据传递给频率合成单元。其中，14位数据的最高位先发送，最低位最后发送，移位状态每一次是将待发送的一位数据赋值给频率合成单元的数据总线s_data，读取状态是将总线s_data上的数据读入频率合成单元，当串行时钟s_clock为I时,频率合成单元会将s_data上的数据读入频率合成单元。读取状态中提到的个数寄存器read_num，用于判断解析后得到的14位配置数据是否已经全部发送给频率合成单元。读取read_num的值起到一个辅助判断配置过程是否完成的功能。
本实施方式中，当频率合成控制逻辑单元3的复位信号无效，且串行装载标志信号Serial_load_flag为I后，频率合成芯片进入串行装载状态，即FPGA的频率合成控制逻辑单元3将测试寄存器T、N分频寄存器和M分频寄存器的值以串行的方式输出，完成对频率合成单元2的配置，否则处于等待状态。
具体实施方式
七下面结合图2、图4和图5说明本实施方式，本实施方式为对实施方式一、二、三、四、五或六的进一步说明，所述并行装载状态机3-4包括三种状态，分别为等待状态、开始状态和结束状态等待状态检测频率合成控制逻辑单元3的复位信号rst_n和并行装载标志信号para—load—flag，当频率合成控制逻辑单元3的复位信号rst_n为1，并行装载标志信号para_load_flag为I时,输出串行装载标志信号s_load为O,然后进入开始状态；开始状态输出并行装载信号np_load为0，然后进入结束状态；结束状态输出并行装载信号np_load为I，通过并行装载信号np_load的上升沿表示一次并行装载过程结束，然后进入开始状态。本实施方式中，并行装载在逻辑设计上相对简单，配置数据是通过印刷电路板PCB上的连接关系进行设定，在开始状态只需输出np_load为O。在结束状态中，设置np_load为1，完成并行发送过程。本实施方式中，当频率合成控制逻辑单元3的复位信号无效且并行装在标志信号para_load_flag为1，频率合成单元2从未工作状态等待进入并行装载状态，即FPGA的频率合成控制逻辑单元3将测试寄存器T、N分频寄存器和M分频寄存器的值以并行的方式输出，此时N分频寄存器和M分频寄存器的值来自频率合成芯片特定引脚的电平状态，硬件设计时采用上下拉方式，即对于芯片内部是下拉的引脚，设计时进行上拉；对于芯片内部是上拉的引脚，设计时进行下拉，这样在使用并行装载模式时，可以通过选焊电阻，得到所需的M、N值，最终得到需要的时钟输出，并行装载状态转换图如图4所示。
具体实施方式
八下面结合图2和图5说明本实施方式，本实施方式为对实施方式一、二、三、四、五、六或七的进一步说明，所述未工作状态机3-5执行时，输出频率合成单元2的复位输入信号s_mr为I。本发明方法得到所需频率的时钟信号输出的工作流程如图5所示。具体工作流程为I)、对板卡上电，进行硬件初始化；2)、加载PCI接口驱动，通过驱动程序设置频率合成控制逻辑单元3提供的配置寄存器3-1 ;也可通过FPGA内其他逻辑3-2配置该寄存器；3)数据解析与容错处理对输入频率合成控制逻辑单元3的配置寄存器值进行解析，将值赋给相应寄存器，输出频率合成芯片时钟源选择信号和Pll选择信号，对频率合成芯片进行初步配置，同时给出配置寄存器值设定的芯片工作模式标志。对于无效输入或越界输入等错误配置数据，需要进行容错处理，即根据错误类型输出预设默认值；4)工作模式选择如果设定为串行加载模式，频率合成控制逻辑单元3将配置数据在串行时钟S_cl0ck上升沿以串行数据s_data的形式写入到频率合成芯片；如果设定为并行加载模式，频率合成控制逻辑单元3将配置数据在并行加载标志np_load下降沿以并行的形式写入到频率合成芯片，通过其上升沿指示操作完成；如果串行模式或并行模式标志信号都无效，则处于未工作模式，输出频率合成芯片复位信号；5)、一次配置过程完成后，判断是否需要继续配置，即配置寄存器的值是否发生变化，如果变化，则返回2)步，开始下一次配置过程；如果不需要继续配置，则结束。本发明方法中，对频率合成芯片的控制简单化，可通过FPGA内部其他逻辑或PCI接口设置一个21位寄存器实现；频率合成芯片的工作模式可通过配置寄存器设置；使用普通无源晶振和有源晶振，通过本时钟频 率合成方法可得到满足收发器精度和抖动要求的发送时钟信号；本发明方法使用一片频率合成芯片能得到两路差分时钟信号，可以满足目前两路光纤通道接口板卡对收发器发送时钟的需求。
权利要求
1.一种基于FPGA的可配置的时钟频率合成装置，其特征在于它包括时钟发生单元(I)、频率合成单元(2)、频率合成控制逻辑单元(3)和收发器(4)， 时钟发生单元(I)的时钟信号输出端连接频率合成单元(2)的时钟信号输入端，频率合成单元(2)的控制信号输入端连接频率合成控制逻辑单元(3)的控制信号输出端，频率合成单元(2)的两对设定频率的差分时钟信号输出端与收发器(4)的两对发送时钟信号输入端--对应连接,所述频率合成单元(2)和收发器(4)均为FPGA内部的功能单元，频率合成控制逻辑单元(3)内部提供21位的配置寄存器(3-1)，该配置寄存器(3-1)通过FPGA内部的其他逻辑单元(5)或由上位机通过PCI接口进行21位数据配置，实现时钟频率合成； 所述21位数据在解析后以测试寄存器T、N分频寄存器和M分频寄存器的形式输出。
2.根据权利要求I所述的基于FPGA的可配置的时钟频率合成装置，其特征在于所述时钟发生单元(I)采用25MHz无源晶振和IOMHz有源晶振实现，所述25MHz无源晶振和IOMHz有源晶振作为频率合成单元(2)的时钟源，分别连接到频率合成单元(2)的晶振输入和测试时钟输入。
3.根据权利要求2所述的基于FPGA的可配置的时钟频率合成装置，其特征在于频率合成单元(2)使用美国IDT公司的ICS8430I-61实现。
4.根据权利要求3所述的基于FPGA的可配置的时钟频率合成装置，其特征在于FPGA使用Altera公司的EP2SGX90E系列实现。
5.根据权利要求4所述的基于FPGA的可配置的时钟频率合成装置，其特征在于所述频率合成控制逻辑单元(3)的逻辑控制采用Verilog语言实现，频率合成控制逻辑单元(3)包括配置寄存器(3-1)、解析容错处理机(3-2)、串行装载状态机(3-3)、并行装载状态机(3-4)和未工作状态机(3-5)； 解析容错处理机(3-2)用于对配置寄存器(3-1)接收的21位配置数据进行解析，将解析后得到的14位配置数据分别赋值给相应的测试寄存器T、N分频寄存器和M分频寄存器，并判断所有配置数据是否存在错误，对存在错误的数据根据其所属发送寄存器及数据错误类型输出预设默认值，然后输出频率合成单元时钟源选择信号xtal_sel和pll选择信号vco_sel ;同时根据21位配置数据确定频率合成单元(2)的工作模式，再根据已确定的工作模式，对串行装载标志信号serial_load_flag和并行装载标志信号para_load_f lag正确赋值，供频率合成控制逻辑单元(3)使用， 当频率合成单元(2)的复位输入信号s_mr无效,且串行装载标志信号serial_load_flag为I时，进入串行装载状态机(3-3)，使测试寄存器T、N分频寄存器和M分频寄存器对应的14位数据以串行的方式输出，完成对频率合成单元(2)的配置； 当频率合成单元(2 )的复位输入信号s_mr无效,且并行装载标志信号para_load_f lag为I时，进入并行装载状态机(3-4)，使测试寄存器T、N分频寄存器和M分频寄存器对应的14位数据以并行的方式输出，完成对频率合成单元(2)的配置； 如果串行装载标志信号serial_load_flag和并行装载标志信号para_load_f lag都为O，进入未工作状态机(3-5 )。
6.根据权利要求5所述的基于FPGA的可配置的时钟频率合成装置，其特征在于所述串行装载状态机(3-3)包括五种状态，分别为等待状态、开始状态、移位状态、读取状态和结束状态等待状态检测频率合成控制逻辑单元(3)的复位信号rst_n、串行装载标志信号serial_load_f lag 和并行装载标志信号 para_load_f lag, 当频率合成控制逻辑单元(3)的复位信号rst_nS 1，且串行装载标志信号serial_load_flag为I时，使串行装载状态机(3_3)输出频率合成单元(2)所需的串行装载标志信号s_load为O，并行装载标志信号np_load为1，配置频率合成单元(2)为串行装载方式，然后进入开始状态； 开始状态设置读取个数寄存器read_num为O,然后进入移位状态；， 移位状态将待发送的一位数据赋值给频率合成单元的数据总线s_data，设置输出串行时钟s_clock为O,然后进入读取状态； 读取状态检测串行时钟s_clock信号和读取个数寄存器read_num的数值， 当串行时钟s_clock为I时，将频率合成单元的数据总线s_data的数据读入频率合成单元， 当读取个数寄存器read_num的数值不等于14时，设置输出串行时钟S_cl0ck为1，并使读取个数寄存器read_num中的数值加I，然后进入移位状态； 当读取个数寄存器read_num等于14时,设置读取个数寄存器read_num为O,输出串行装载标志信号s_load为I,然后进入结束状态； 结束状态输出串行装载标志信号s_load为O，通过串行装载标志信号s_load的下降沿表示一次串行装载过程结束，然后进入开始状态。
7.根据权利要求5或6所述的基于FPGA的可配置的时钟频率合成装置，其特征在于所述并行装载状态机(3-4)包括三种状态，分别为等待状态、开始状态和结束状态 等待状态检测频率合成控制逻辑单元(3)的复位信号rst_n和并行装载标志信号para—load—flag， 当频率合成控制逻辑单元(3)的复位信号rst_n为1，并行装载标志信号para_load_flag为I时，输出串行装载标志信号s_load为0，然后进入开始状态； 开始状态输出并行装载信号np_load为0，然后进入结束状态； 结束状态输出并行装载信号np_load为I，通过并行装载信号np_load的上升沿表示一次并行装载过程结束，然后进入开始状态。
8.根据权利要求5所述的基于FPGA的可配置的时钟频率合成装置，其特征在于所述未工作状态机(3-5)执行时,输出频率合成单兀(2)的复位输入信号s_mr为I。
全文摘要
基于FPGA的可配置的时钟频率合成装置，属于收发器的发送时钟设计技术领域。它解决了使用普通晶振作为收发器的发送时钟源，会由于发送时钟信号抖动过大导致收发器不能正常产生恢复时钟信号，因而不能正确输出接收数据的问题。它的时钟发生单元的时钟信号输出端连接频率合成单元的时钟信号输入端，频率合成单元的控制信号输入端连接频率合成控制逻辑单元的控制信号输出端，频率合成单元的两对设定频率的差分时钟信号输出端与收发器的两对发送时钟信号输入端一一对应连接，频率合成控制逻辑单元内部的配置寄存器通过FPGA内部的其他逻辑单元或由上位机通过PCI接口进行21位数据配置，实现时钟频率合成。本发明适用于时钟频率的合成。
文档编号H04J3/06GK102882623SQ20121026170
公开日2013年1月16日 申请日期2012年7月26日 优先权日2012年7月26日
发明者刘大同, 彭宇, 刘连胜, 刘川, 见其拓 申请人:哈尔滨工业大学