用于CDR的二进制码相位插值电路的制作方法

本发明涉及一种相位插值电路，尤其是一种用于cdr的二进制码相位插值电路，属于集成电路的技术领域。

背景技术：

高速gb/s串行通信系统中，发射端只发送高速数据不发送高速时钟，接收端接收到带抖动jitter和不确定延时delay的高速数据，根据本地时钟和接收到的数据来提取出采样时钟信息和正确数据，即时钟与数据恢复clockanddatarecovery：cdr。

传统基于相位内插的时钟与数据恢复电路，由于其结构简单和可多通道复用的优点而得到广泛应用,采用双环反馈系统cdr如图1所示。该电路包含了外部低速参考时钟(refclk)1、鉴频器(fd)3、模拟滤波器(analogfilter)6、压控震荡器(vco)8、分频器(divider)5、外部高速数据(data)2、鉴相器(bang-bangpd)4、数字滤波器(digitalfilter)7、以及相位内插器(pi)9。压控振荡器8输出时钟被分频器5分频后送到鉴频器3，鉴频器3将外部输入低频参考时钟1和分频后时钟进行频率比较，鉴频器3的输出经过模拟滤波器6滤波处理之后控制压控震荡器8的工作，锁频环可以做到很宽，来有效抑制内部压控震荡器8的噪声。当达到频率锁定后，压控振荡器8送出多相时钟给相位内插器9并由相位内插器9产生采样钟，输入数据跳变沿和采样钟之间的相位差经鉴相器4比较产生误差信号经过数字滤波器7后控制时钟相位内插模器9，使得采样时钟逐渐逼近数据最佳的采样点，锁相环可以做到比较窄，有效滤出外部噪声。相位内插模器9的线性度和精度决定了cdr的性能进而决定高速电路通信质量。

对于目前通用的二进制码相位内插电路中，n位二进制码需要n个开关和n个电流源，电路结构简单，但是开关动态行为可能引起竞争冒险(开关时间的失配)和总电流信号会叠加电流毛刺(电容耦合)，毛刺的幅度取决于输入控制码引起的开关切换数目。

对于目前常用的基于温度计码相位内插电路，n位二进制码对应2ⁿ-1位温度计码，每个温度计码通过一个开关控制一个单位电流，即2ⁿ-1个开关和2ⁿ-1个电流源，以基于31位温度计码控制电流源的相位内插电路为例，温度计码控制码切换时只有一支电流源变化，因此毛刺最小，但是电路复杂度大，有5到31位译码电路，31根控制线使得电路和版图设计复杂化,尤其版图匹配设计更复杂。

技术实现要素：

本发明的目的是克服现有技术中存在的不足，提供一种用于cdr的二进制码相位插值电路，其能有效解决内插权重电流由于开关时序失配引起的竞争冒险和开关电流毛刺，能降低电路的复杂度，适应范围广，安全可靠。

按照本发明提供的技术方案，所述包括译码电路，所述译码电路的输出端与相位选择电路以及相位加权电路连接，相位选择电路的输出端与相位加权电路连接；

译码电路接收相位控制总线信号，并根据相位控制总线信号同步输出所需的相位选择信号以及相位加权信号，相位选择电路根据译码电路输出的相位选择信号选择输出所需的差分时钟，相位加权电路根据译码电路输出的相位加权信号以及相位选择电路输出的差分时钟输出所需相位的时钟。

所述译码电路接收相位控制信号为q[7:0]时，所述译码电路包括第一d触发器、第二d触发器、第三d触发器、第四d触发器、第五d触发器、第六d触发器、第七d触发器、第八d触发器以及第九d触发器；

第一d触发器的d端接收相位控制信号q7，第一d触发器的q端输出相位选择信号p7；第二d触发器的d端接收相位控制信号q6，第二d触发器的q端输出相位选择信号p6；第三d触发器的d端与第一异或门的输出端连接，第一异或门接收相位控制信号q6和相位控制信号q5，第三d触发器的q端输出相位选择信号p5xorp6；第四d触发器的d端与第二异或门的输出端连接，第二异或门的一输入端接收相位控制信号q7，第二异或门的另一输入端连接与门的输出端，与门的输入端接收相位控制信号q6和相位控制信号q5，第四d触发器的q端输出相位选择信号(p5&p6)xorp7；

第五d触发器的d端与第三异或门的输出端连接，第三异或门的输入端分别接收相位控制信号q4和相位控制信号q5，第五d触发器的q端输出相位加权信号p4xorp5，第五d触发器的/q端输出相位加权信号p4xnorp5；

第六d触发器的d端与第四异或门的输出端连接，第四异或门的输入端分别接收相位控制信号q3和相位控制信号q5，第六d触发器的q端输出相位加权信号p3xorp5，第六d触发器的/q端输出相位加权信号p3xnorp5；

第七d触发器的d端与第五异或门的输出端连接，第五异或门的输入端分别接收相位控制信号q2和相位控制信号q5，第七d触发器的q端输出相位加权信号p2xorp5，第七d触发器的/q端输出相位加权信号p2xnorp5；

第八d触发器的d端与第六异或门的输出端连接，第六异或门的输入端分别接收相位控制信号q1和相位控制信号q5，第八d触发器的q端输出相位加权信号p1xorp5，第八d触发器的/q端输出相位加权信号p1xnorp5；

第九d触发器的d端与第七异或门的输出端连接，第七异或门的输入端分别接收相位控制信号q0和相位控制信号q5，第九d触发器的q端输出相位加权信号p0xorp5，第九d触发器的/q端输出相位加权信号p0xnorp5。

所述相位选择电路包括第一相位选择器、第二相位选择器、第三相位选择器以及第四相位选择器；

第一相位选择器同时接收输入时钟±sin(ωt+45)、±sin(ωt+135)，且第一相位选择器接收第二d触发器输出的相位选择信号p6，第一相位选择器的输出端与第二相位选择器连接，第二相位选择器接收第一d触发器输出的相位选择信号p7，且第二相位选择器输出差分时钟±sin(ωt+φ)；

第三相位选择器同时接收输入时钟±sin(ωt)、±sin(ωt+90)，且第三相位选择器接收第三d触发器输出的限位选择信号p5xorp6，第三相位选择器的输出端与第四相位选择器连接，第四相位选择器接收第四d触发器输出的相位选择信号(p5&p6)xorp7，第四相位选择器输出差分时钟±sin(ωt+ψ)。

所述相位加权电路包括mos管m1以及mos管m2，mos管m1的源极端、mos管m2的源极端与电源vcc连接，mos管m1的漏极端分别与mos管m1的栅极端、mos管m3的漏极端、mos管m5的漏极端连接，mos管m2的漏极端分别与mos管m2的栅极端、mos管m4的漏极端以及mos管m6的漏极端连接；mos管m1的漏极端输出时钟信号-sin(ωt+θ)，mos管m2的漏极端输出时钟信号+sin(ωt+θ)；mos管m3的栅极端接收时钟信号+sin(ωt+φ)，mos管m4的的栅极端接收时钟信号-sin(ωt+φ)，mos管m5的栅极端接收时钟信号+sin(ωt+ψ)，mos管m6的栅极端接收时钟信号-sin(ωt+ψ)；

mos管m3的源极端、mos管m4的源极端分别与mos管m7的漏极端、mos管m9的漏极端、mos管m11的漏极端、mos管m13的漏极端、mos管m15的漏极端连接，mos管m5的源极端、mos管m6的源极端分别与mos管m8的漏极端、mos管m10的漏极端、mos管m12的漏极端、mos管m14的漏极端以及mos管m16的漏极端连接；

mos管m7的源极端、mos管m8的源极端均通过电流源i1接地，mos管m9的源极端、mos管m10的源极端均通过电流源i2接地，mos管m11的源极端、mos管m12的源极端均通过电流源i3接地，mos管m13的源极端、mos管m14的源极端均通过电流源i4接地，mos管m15的源极端以及mos管m16的源极端均通过电流源i5接地；

mos管m7的栅极端接收第五d触发器输出的相位加权信号p4xorp5，mos管m8的栅极端接收第五d触发器输出的相位加权信号p4xnorp5；mos管m9的栅电极接收第六d触发器输出的相位加权信号p3xorp5，mos管m10的栅极端接收第六d触发器输出的相位加权信号p3xnorp5，mos管m11的栅极端接收第七d触发器输出的相位加权信号p2xorp5，mos管m12的栅极端接收第七d触发器输出的相位加权信号p2xnorp5；mos管m13的栅极端接收第八d触发器输出的相位加权信号p1xorp5，mos管m14的栅极端接收第八d触发器输出的相位加权信号p1xnorp5；mos管m15的栅极端接收第九d触发器输出的相位加权信号p0xorp5，mos管m16的栅极端接收第九d触发器输出的相位加权信号p0xnorp5。

所述电流源i1的大小为16*ibias，电流源i2的大小为8*ibias，电流源i3的大小为4*ibias，电流源i4的大小为2*ibias，电流源i5的大小为ibias。

本发明的优点：译码电路接收相位控制总线信号，并根据相位控制信号同步输出相位选择信号以及相位加权信号，根据相位选择信号以及相位加权信号能进行所需的电流加权，能使得总的加权电流isum在从最小逐渐增加到最大后又逐步减小到最小值，没有大量开关瞬时开关动作，能有效解决内插权重电流由于开关时序失配引起的竞争冒险和开关电流毛刺，能降低电路的复杂度，适应范围广，安全可靠。

附图说明

图1为现有cdr的结构框图。

图2为本发明的结构框图。

图3为本发明的译码电路原理图。

图4为本发明相位选择电路的原理图。

图5为本发明相位加权电路的原理图。

附图标记说明：1-外部低速参考时钟、2-外部高速数据、3-鉴频器、4-鉴相器、5-分频器、6-模拟滤波器、7-数字滤波器、8-压控振荡器、9-相位内插器、10-译码电路、11-相位选择电路、12-相位加权电路、13-第一d触发器、14-第二d触发器、15-第一异或门、16-第三d触发器、17-与门、18-第二异或门、19-第四d触发器、20-第三异或门、21-第五d触发器、22-第四异或门、23-第六d触发器、24-第五异或门、25-第七d触发器、26-第六异或门、27-第八d触发器、28-第七异或门、29-第九d触发器、30-第一相位选择器、31-第二相位选择器、32-第三相位选择器以及33-第四相位选择器。

具体实施方式

下面结合具体附图和实施例对本发明作进一步说明。

如图2所示：为了能有效解决内插权重电流由于开关时序失配引起的竞争冒险和开关电流毛刺，能降低电路的复杂度，本发明包括译码电路10，所述译码电路10的输出端与相位选择电路11以及相位加权电路12连接，相位选择电路11的输出端与相位加权电路12连接；

译码电路10接收相位控制信号，并根据相位控制信号同步输出所需的相位选择信号以及相位加权信号，相位选择电路11根据译码电路10输出的相位选择信号选择输出所需的差分时钟，相位加权电路12根据译码电路10输出的相位加权信号以及相位选择电路11输出的差分时钟输出所需相位的时钟。

具体地，所述构成二进制码相位插值电路的译码电路10、相位选择电路11以及相位加权电路12即为图1中的相位内插器9，译码电路10与数字滤波器7连接，相位选择电路11与压控振荡器8连接，通过相位加权电路12与鉴相器4连接。其中，数字滤波器7产生相位控制信号，并加载到译码电路10内，由译码电路10产生相应的相位选择信号以及相位加权信号，相位选择电路11接收压控振荡器8传输的输入时钟，并在相位选择信号作用下产生差分时钟。由于译码电路10同步输出相位选择信号以及相位加权信号，因此，能有效去除译码运算导致的各个控制分支电流源开启/关闭的延时差异，从而降低由于时序失配引起的竞争冒险和电流毛刺。

如图3所示，译码电路10接收相位控制信号为q[7:0]时，所述译码电路10包括第一d触发器13、第二d触发器14、第三d触发器16、第四d触发器19、第五d触发器21、第六d触发器23、第七d触发器25、第八d触发器27以及第九d触发器29；

第一d触发器13的d端接收相位控制信号q7，第一d触发器13的q端输出相位选择信号p7；第二d触发器14的d端接收相位控制信号q6，第二d触发器14的q端输出相位选择信号p6；第三d触发器16的d端与第一异或门15的输出端连接，第一异或门15接收相位控制信号q6和相位控制信号q5，第三d触发器16的q端输出相位选择信号p5xorp6；第四d触发器19的d端与第二异或门18的输出端连接，第二异或门18的一输入端接收相位控制信号q7，第二异或门18的另一输入端连接与门17的输出端，与门17的输入端接收相位控制信号q6和相位控制信号q5，第四d触发器19的q端输出相位选择信号(p5&p6)xorp7；

第五d触发器21的d端与第三异或门20的输出端连接，第三异或门20的输入端分别接收相位控制信号q4和相位控制信号q5，第五d触发器21的q端输出相位加权信号p4xorp5，第五d触发器21的/q端输出相位加权信号p4xnorp5；

第六d触发器23的d端与第四异或门22的输出端连接，第四异或门22的输入端分别接收相位控制信号q3和限位控制信号q5，第六d触发器23的q端输出相位加权信号p3xorp5，第六d触发器23的/q端输出相位加权信号p3xnorp5；

第七d触发器25的d端与第五异或门24的输出端连接，第五异或门24的输入端分别接收相位控制信号q2和相位控制信号q5，第七d触发器25的q端输出相位加权信号p2xorp5，第七d触发器25的/q端输出相位加权信号p2xnorp5；

第八d触发器27的d端与第六异或门26的输出端连接，第六异或门26的输入端分别接收相位控制信号q1和相位控制信号q5，第八d触发器27的q端输出相位加权信号p1xorp5，第八d触发器27的/q端输出相位加权信号p1xnorp5；

第九d触发器29的d端与第七异或门28的输出端连接，第七异或门28的输入端分别接收相位控制信号q0和相位控制信号q5，第九d触发器29的q端输出相位加权信号p0xorp5，第八d触发器27的/q端输出相位加权信号p0xnorp5。

本发明实施例中，相位控制信号q[7:0]由数字滤波器7产生，相位控制信号q[7:0]能保证线性度的情况下，避免电路的过于复杂，相位控制信号整体用q[7:0]，分开用q7～q0表示。数字滤波器7产生相位控制信号q[7:0]的具体过程为本技术领域人员所熟知，此处不再赘述。

第一d触发器13、第二d触发器14、第三d触发器16、第四d触发器19、第五d触发器21、第六d触发器23、第七d触发器25、第八d触发器27以及第九d触发器29相对应的时钟端采用相同的时钟，从而通过时钟同步，能同步输出对应的相位选择信号以及相位加权信号。

此外，对于第五d触发器21、第六d触发器23、第七d触发器25、第八d触发器27以及第九d触发器29，每个触发器同时产生两个互补或者说相反相位加权信号，来控制相应mos管的轮流导通。

如图4所示，所述相位选择电路11包括第一相位选择器30、第二相位选择器31、第三相位选择器32以及第四相位选择器33；

第一相位选择器30同时接收输入时钟±sin(ωt+45)、±sin(ωt+135)，且第一相位选择器30接收第二d触发器14输出的相位选择信号p6，第一相位选择器30的输出端与第二相位选择器31连接，第二相位选择器31接收第一d触发器13输出的相位选择信号p7，且第二相位选择器31输出差分时钟±sin(ωt+φ)；

第三相位选择器32同时接收输入时钟±sin(ωt)、±sin(ωt+90)，且第三相位选择器32接收第三d触发器16输出的限位选择信号p5xorp6，第三相位选择器32的输出端与第四相位选择器33连接，第四相位选择器33接收第四d触发器19输出的相位选择信号(p5&p6)xorp7，第四相位选择器33输出差分时钟±sin(ωt+ψ)。

本发明实施例中，输入时钟±sin(ωt)、±sin(ωt+45)、±sin(ωt+90)、±sin(ωt+135)由压控振荡器8产生，第一相位选择器30、第二相位选择器31、第三相位选择器32以及第四相位选择器33采用相同的结构，输入时钟+sin(ωt+45)、输入时钟-sin(ωt+45)加载于第一相位选择器30的第0组输入端，输入时钟+sin(ωt+135)、输入时钟-sin(ωt+135)加载于第一相位选择器30的第1组输入端。当相位选择信号p6为高电平时，第一相位选择器30选择并输出第1组输入端的输入时钟，当相位选择信号p6为低电平时，第一相位选择器30选择并输出第0组输入端的输入时钟。第一相位选择器30的同相选择输出端分别与第二相位选择器31两组选择端的同相端、反相端连接，第一相位选择器30的反相选择输出端分别与第二相位选择器31两组选择端的反相端、同相端连接。相位选择器32与第四相位选择器33间的连接配合，具体可以参考第一相位选择器30与第二相位选择器31间的连接说明，具体为本技术领域人员所述熟知，此处不再赘述。

ψ、φ为选择相位，具体地：相位选择信号p6为1，第一相位选择器30输出时钟±sin(ωt+135)，当相位选择信号p6为0，第一相位选择器30输出时钟±sin(ωt+45)，当相位选择信号p7为0，相位选择信号p6为0时：+sin(ωt+ф)＝-sin(ωt+45)即ф＝-45，当相位选择信号p7为0，相位选择信号p6为1时：+sin(ωt+ф)＝-sin(ωt+135)即ф＝-135当相位选择信号p7为1，相位选择信号p6为0时：+sin(ωt+ф)＝-sin(ωt+45，)即ф＝45，当相位选择信号p7为1，相位选择信号p6为1：+sin(ωt+ф)＝sin(ωt+135)，即ф＝135；其余的选择过程可以参考上述说明，此处不再赘述。

如图5所示，所述相位加权电路12包括mos管m1以及mos管m2，mos管m1的源极端、mos管m2的源极端与电源vcc连接，mos管m1的漏极端分别与mos管m1的栅极端、mos管m3的漏极端、mos管m5的漏极端连接，mos管m2的漏极端分别与mos管m2的栅极端、mos管m4的漏极端以及mos管m6的漏极端连接；mos管m1的漏极端输出时钟信号-sin(ωt+θ)，mos管m2的漏极端输出时钟信号+sin(ωt+θ)；mos管m3的栅极端接收时钟信号+sin(ωt+φ)，mos管m4的的栅极端接收时钟信号-sin(ωt+φ)，mos管m5的栅极端接收时钟信号+sin(ωt+ψ)，mos管m6的栅极端接收时钟信号-sin(ωt+ψ)；

mos管m3的源极端、mos管m4的源极端分别与mos管m7的漏极端、mos管m9的漏极端、mos管m11的漏极端、mos管m13的漏极端、mos管m15的漏极端连接，mos管m5的源极端、mos管m6的源极端分别与mos管m8的漏极端、mos管m10的漏极端、mos管m12的漏极端、mos管m14的漏极端以及mos管m16的漏极端连接；

mos管m7的源极端、mos管m8的源极端均通过电流源i1接地，mos管m9的源极端、mos管m10的源极端均通过电流源i2接地，mos管m11的源极端、mos管m12的源极端均通过电流源i3接地，mos管m13的源极端、mos管m14的源极端均通过电流源i4接地，mos管m15的源极端以及mos管m16的源极端均通过电流源i5接地；

mos管m7的栅极端接收第五d触发器21输出的相位加权信号p4xorp5，mos管m8的栅极端接收第五d触发器21输出的相位加权信号p4xnorp5；mos管m9的栅电极接收第六d触发器23输出的相位加权信号p3xorp5，mos管m10的栅极端接收第六d触发器23输出的相位加权信号p3xnorp5，mos管m11的栅极端接收第七d触发器25输出的相位加权信号p2xorp5，mos管m12的栅极端接收第七d触发器25输出的相位加权信号p2xnorp5；mos管m13的栅极端接收第八d触发器27输出的相位加权信号p1xorp5，mos管m14的栅极端接收第八d触发器27输出的相位加权信号p1xnorp5；mos管m15的栅极端接收第九d触发器29输出的相位加权信号p0xorp5，mos管m16的栅极端接收第九d触发器29输出的相位加权信号p0xnorp5。

本发明实施例中，mos管m1以及mos管m2为pmos管，mos管m3～m16采用nmos管，所述电流源i1为16*ibias，电流源i2为8*ibias，电流源i3为4*ibias，电流源i4为2*ibias，电流源i5为ibias，ibias为单位偏置电流，电流源i1～电流源i5作为权重电流。在具体使用时，利用mos管m1的漏极端、mos管m2的漏极端与鉴相器4连接。

本发明实施例中，相位加权信号p4xorp5、相位加权信号p3xorp5、相位加权信号p2xorp5、相位加权信号p1xorp5、相位加权信号p0xorp5分别控制权重电流[16：8：4：2：1]*ibias，各个分支电流汇总为权重电流isum，isum可用公式(1)表示，与isum对应的差分电流为31*ibias-isum。

当相位加权信号p4xorp5为逻辑1，p4xnorp5为逻辑0，mos管m7导通，mos管m8关断，代表电流源i1加入权重电流isum，当相位加权信号p4xorp5为逻辑0时，代表电流源i1不加入权重电流isum，而是流向31*ibias-isum。下述的说明类推，具体地为：

当相位加权信号p3xorp5为逻辑1时，代表电流源i2加入权重电流isum；当相位加权信号p3xorp5为逻辑0时，代表电流源i2不加入权重电流isum。

当相位加权信号p2xorp5为逻辑1时，代表电流源i3加入权重电流isum，当相位加权信号p2xorp5为逻辑0时，代表电流源i3不加入权重电流isum。

当相位加权信号p1xorp5为逻辑1时，代表电流源i4加入权重电流isum，当相位加权信号p1xorp5为逻辑0时，代表电流源i4不加入权重电流isum。

当相位加权信号p0xorp5为逻辑1时，代表电流源i5加入权重电流isum；当相位加权信号p0xorp5为逻辑0时，代表电流源i5不加入权重电流isum。

权重电流isum控制ф在θ中的比重，权重电流31*ibias-isum控制ψ在θ中的比重，输出相位θ可以用公式(2)近似表示。

总的加权电流isum为：

isum＝{p[4∶0]xorp5}*ibias(1)

输出相位θ可表示为

本发明译码电路10接收相位控制信号，并根据相位控制信号同步输出相位选择信号以及相位加权信号，根据相位选择信号以及相位加权信号能进行所需的电流加权，能使得总的加权电流isum在从最小逐渐增加到最大后又逐步减小到最小值，没有大量开关瞬时开关动作，能有效解决内插权重电流由于开关时序失配引起的竞争冒险和开关电流毛刺，能降低电路的复杂度，适应范围广，安全可靠。