专利名称：半导体器件及信号处理系统的制作方法
技术领域：
本发明涉及到半导体器件和运算器件、使用该半导体器件的信号转换及信号处理系统，更确切地说是涉及到能够执行并行算术运算的半导体器件及能够执行例如相关算术运算、转换信号的A/D(模拟—数字)或D/A(数字—模拟)信号转换器以及采用这种半导体器件的信号处理系统。
在执行并行算术运算处理的常规半导体器件中，由于电路尺寸随待要进行并行算术运算的信号数目的增加而增大，故制造成本增加而成品率降低。由于例如布线的延迟量的增加或由于随电路尺寸增加而使算术运算的时间增加，故运算速度下降且消耗的功率显著增加。
例如，在
图1所示的固体摄象器件的情况下，读出单元60(其中摄象元件41二维排列用作面传感器)的时间序列模拟信号输出由A/D转换器40转换成数字信号并暂时储存在帧存储器39中。这些信号由算术运算电路38进行处理，而处理过的信号从算术运算输出电路50输出。更具体地说，借助于在不同时刻得到的数据之间执行相关算术运算，可输出目标之类的移动量(ΔX、ΔY)。
然而，为了执行动态图象的实时处理，在算术运算处理中的处理步骤数目很大，而且，为了获得高真实性的图象，电路尺寸不断增大，致使处理速度很低。例如，已要求有一种能够以实用的速度处理作为动态图象扩展/压缩方法而提出的MPEG2方法的设备。作为上述并行算术运算处理的问题，提出了运算速度下降的问题和随电路尺寸的增加而使耗散功率增加的问题。还提出了随电路尺寸增加而使制造成本增加而成品率下降的问题。
而且，可作算术运算处理电路的多数逻辑电路在NikkeiElectronics的“用CMOS实现的经济的多数逻辑IC”，1973，11，5，pp.132-144，公开为一种数字信号处理方法。此参考文献描述了一种基于CMOS技术的电路。在此种情况下，由于基于CMOS技术的元件数目的增加以及算术运算处理中步骤数目的增加，也相同地提出了线路尺寸增大、耗散功率提高和运行速度下降的问题。
考虑到上述各问题而提出了本发明。本发明的目的是提供一种能够减小电路尺寸、提高运算速度并节省耗散功率的半导体器件。
本发明的另一个目的是提供一种具有小的芯片尺寸和低成本并能改善成品率的半导体器件。
本发明的又一目的是提供一种半导体器件，它包含多个输入端、多个电容器(各电容器的一个端经由开关电连接于相应的输入端)、以及一个共接于电容器其余端的读出放大器，且其中读出放大器的输出连接于至少一个输入端。
图1方框图解释了固态摄象器件的构造；图2、6和8等效电路解释了根据本发明的半导体器件的例子；图3A和3B等效电路分别解释了可用于本发明的锁存电路的例子；图4A-4E和图7A-7H是运算时间图，解释了本发明的运算时间的例子；图5等效电路图解释了根据本发明的运算器件的例子；图9方框图解释了采用本发明的整个半导体器件的构造；图10A解释了采用本发明的半导体器件的信号处理系统；图10B等效电路解释了象素部分的构造；以及图10C是用来解释算术运算内容的说明图。
采用含有多个输入端、多个电容器(各电容器的一个端经由开关电连接于相应的输入端)和一个共接于各电容器另一端的读出放大器且其中输出放大器的输出连接于至少一个输入端的半导体器件，可解决上述诸问题。采用这种安排，可获得诸如小的电路尺寸、高的运算速度和低的耗散功率之类的效果。
在本发明中，读出放大器的输出可经由锁存装置连接到至少一个多重输入端。
在本发明中，可安排如上所述的多个半导体器件，且多个半导体器件中第一个半导体器件的输出或半导体器件的输出的反相输出可输入到第二个半导体器件。
在本发明中，当对应于输入端的最小一个电容器用C代表时，共接电容器的电容总值最好准确地或大致地成为最小电容器C的奇数倍。
本发明可用于能执行相关算术运算的运算器件。
本发明可用于A/D转换器之类的信号转换器，这种转换器包含本发明的半导体器件，它由半导体器件接收模拟信号并输出对应于模拟信号数字信号，也可用于D/A转换器，它包含本发明的半导体器件，由半导体器件接收数字信号并输出对应于数字信号的模拟信号。
本发明还可用于至少包含一个运算器件和一个信号转换器的信号处理系统。此信号处理系统可包括一个用来输入图象信号的图象输入器件或一个用来储存信息的储存器件。
以下参照所需的附图来详细描述本发明的最佳实施例。〔第一实施例〕图2等效电路解释了本发明半导体器件的第一实施例。参照图2，半导体器件包括一个复位开关1、电容器2、信号传送开关3、读出放大器5、读出放大器5中的反相器6、读出放大器5中的第二反相器4、用来使反相器6的输入端复位的第二复位开关7、复位电源8、第二复位电源10、输出端11、以及连接于电容器2的共接端的寄生电容9。但本发明不局限于这种寄生电容9。各输入端的第二复位开关401在响应复位脉冲RES的同时动作。此器件还包括锁存电路12。读出放大器5的输出经由选择开关13A连接于一个输入端。虽然未示出，但传送脉冲T和复位脉冲RES分别被输入到信号传送开关3和第二传送开关401。亦即，图2只示出最上列接收这些脉冲，但这些脉冲同样也被输入到其它各列。
图3A和3B等效电路解释了锁存电路12的最佳例子。参照图3A，锁存电路包括传送开关201A和201B以及反相器202A和202B。当传送开关201A被信号pH启动时，信号DATA被传送到反相器202A的输入端。当传送开关201A被信号pH禁止时，开关201B同时被启动并一直锁存信号DATA直到传送开关201A下一次被启动为止。从反相器202B得到未经反相的输出，而经反相的输出从反相器202A得到。
图3B示出了另一例锁存电路12。参照图3B，锁存电路包含PMOS晶体管203和NMOS晶体管204。此电路中，如图3A所示，信号DATA随信号pH而被传送，且其值被锁存，直至信号pH的下一个使用时刻。在图3A和3B所示二种电路中，二进制信号都用反相器来锁存。但本发明不限于这种情况。例如，借助于将抽样保持电路加到放大器电路输入端的方法，本发明也可用于锁存模拟信号的电路。
图4A-4E是时间图，示出了本实施例的运算时间。以下参照图4A-4E来描述本实施例的运算。输入信号由各个锁存电路12锁存。此时，开关13B被脉冲SET启动，而信号从外部被输入到图2中最下部的输入端。然后各电容器2的一个端被响应复位脉冲RES的输入信号的反相信号所复位。复位电压不局限于此，也可使用另一电压。作为变通，可采用多个电压。在大体相同的时刻，读出放大器5中的反相器6的输入端借助于启动复位开关7而被复位。此时，复位电压选成接近由反相器6的输出被反相时的逻辑翻转电压。当复位脉冲RES被关断时，各电容器2的二端保持在相应的复位电位。
当各传送开关3被传送脉冲T启动时，信号从锁存电路12传送到电容器2的一个端，且电容器一端的电位从复位电压(例如5V-VX)变为VX。例如，令C表示电容器2的电容量，C0表示寄生电容量。当N个电容器2彼此并联时，对于电容部分的单一输入，电容器2共接端处的电位从反相器6的复位电位的改变量为|C×(2.5-VX)/(NC＋C0)|(1)当反相器6的输入端电压从接近于逻辑翻转电压改变时，反相器6的输出端电压因而反相。当信号被输入到N个输入端时，N个电容部分输出的和被输入到反相器6的输入端。设N个输入的和为正值，反相器6的输入端就移向高于逻辑翻转电压的电位，且高电平信号被输出到读出放大器5的输出端11。另一方面，若和为负值，反相器6的输入端就移向低于逻辑翻转电压的电位，且低电平信号被输出。
此实施例中，各输入信号根据待要执行的处理在输入信号幅度和接收此信号的电容器2的电容量的基础上进行权重，且这些信号在读出放大器5中被同时执行并行算术运算。然后，当选择开关13A被脉冲SET启动时，前面的算术运算结果就作为一个输入信号而被输入到最下部的输入端。接着，当各算术运算相似地执行时，根据本发明的一个单一的并行算术运算电路块就可实现复杂的算术运算，因而，比之常规的并行算术运算电路，可大大减小电路尺寸和提高制造成品率。不用说，电路尺寸减小了，耗散功率也可节省。而且，在本实施例中，输出被直接连接到其本身的输入。但本发明不局限于此。例如，信号可被反相，外加放大，或经由电路块(稍后描述)连接以构成所需的算术运算逻辑。〔第二实施例〕图5电路图解释了本发明用于校正运算电路的实施例。参照图5，此电路包括一个并行算术运算电路块401、比较器402和锁存电路12。图6是并行算术运算电路块401的电路图。参照图6，此块包括第一、第二和第三权重输入端501、502和503。这些端连接于具有电容值约一倍、二倍和三倍于连接在其它端路的电容器2的电容量的电容器。图7A-7H是本实施例的运算时间图。并行算术运算电路块401响应脉冲RES2和T2而运行，而锁存电路12响应脉冲PH而运行。
以下参照图6来描述基本运算。如在第一实施例中那样，输入信号被各锁存电路12A锁存。此时，响应于脉冲SET，权重输入端501和502被加以对应于低电平的0V电压，而权重输入端503被加以对应于高电平的5V电压。然后，各电容器2二端的电压响应于复位脉冲RES被复位到相应的复位电压。当各传送开关3被传送脉冲T启动时，信号被传送到相应电容器2的一端，且电容器2一端处的电位改变为低电平或高电平。各电容器2共接端由电容部分的相应输入改变。当反相器6的输入端电压逻辑翻转电压改变时，反相器6的输出端电压就被反相。当信号被输入到N个输入端时，N个电容部分输出的和被输入到反相器6的输入端。
虽然未曾示出，但在图6中，传送脉冲T和复位脉冲RES也被输入到了所有各列传送开关3和第二传送开关401。
在本实施例中，由于具有相反极性的信号被加到具有三倍电容值的权重输入端503，以及具有一倍和二倍电容值的权重输入端501和502，在电容器2共接端处的电压改变量就彼此抵消。由于电容器2提供给非权重输入端具有大致相同的电容值，若N个输入的高电平信号数目为多数，则反相器6的输入端移向高于逻辑翻转电压的电位，且高电平信号被输出到读出放大器5的输出端11。另一方面，若低电平信号的数目为多数，则输出低电平信号。
利用上述构造，图6所示电路用作多数算术运算电路，用来输出对应于多个输入端的多数的逻辑值。下面参照图5来描述7个输入相关运算电路。参照图5，信号同相关系数一起被输入到比较器402。多数算术运算电路块401可被认为是一种13个输入的或等价的多数算术运算电路。亦即，若连接于输入端路的单位电容值用C表示，相应于C的13个电容器共接，高电平信号从权重输入端被加三个相应于单位电容C的电容器(图6中的3C)，低电平信号从权重输入端被加到另外三个相应于单位电容C的电容器(图6中的C和2C)，且信号从比较器402被加到七个其余的端。因此，在接收到比较器402的输出时，当高电平信号的数目为多数时，亦即当七个输入中的四个是高电平信号时，4＋3(3＝权重)＝7在13个总输入中就决定了多数。于是，多数算术运算电路块输出一个高平信号。
下面表1中的S3列示出了13个输入多数算术运算电路块的以高电平输入信号数为单位的输出值。输出信号被锁存电路12根据脉冲LAT1和LAT2锁存。例如，当七个输入中的四个或更多个为高电平信号时，一个高电平信号就被加到权重输入端501，而低电平信号被加到权重输入端502和503。而且，当加到输入端而不是权重输入端的七个输入信号中的六个或更多个为高电平信号时，则13个输入多数算术运算电路确定整体多数，且输出一高电平信号作为第二算术运算结果。因此，在第二算术运算中，当七个输入中的四个和五个或更多个为高电平信号时，由于没有确定多数，故电路输出一个低电平信号。同样，借助于根据输出信号的极性和开关403的开关动作而改变待要加至权重输入端的信号，可获得表1所示的输出。利用上述构造，如表1所示，用尺寸很小的电路和低的功耗可实现同多个输入信号的相关系数一致的输入信号数向三位二进制数值的转换。
表1
〔第三实施例〕图8是本发明用于三位模拟—数字转换器(以下称为A/D转换器)的最佳实施例的电路图。参照图8，A/D转换器包括一个模拟信号输入端701、开关702、锁存电路12、一个电容器703(其电容值为提供给模拟信号输入端的电容器电容值的一半)、以及一个电容器704(其电容值为提供给模拟信号输入端的电容器电容值的1/4。以下描述电源为5V情况例子的运算。首先将读出放大器5的输入端设定为0V。此时，信号输入端701处于0V。当模拟信号输入端701从0V改变到模拟信号电压且模拟输入信号成为等于或大于约2.5V时，算术运算电路块中的读出放大器输入电位超过逻辑翻转电压(此时设为2.5V)，于是输出一个高电平信号。
下面表2中的S3列示出了输出结果。算术运算结果一经输出立即由锁存电路12锁存。开关702A根据脉冲SET1而启动。然后，电容器703的一端根据脉冲SET而被复位到5V。同时，电容器706的一端根据脉冲SET3被复位到5V。脉冲SET被关断以便从锁存电路12输入信号，同时，电容器706的一端根据脉冲SET3复位到0V。此时，读出放大器输入端处的电位改变给定为〔C×VA-(C/2)×5-(C/4)×5〕/(C＋C/2＋C/4)(2)其中VA是模拟输入信号电压。
从本式可见，当模拟信号电压VA在电流—时间进程中等于或大于3.75V时，输出高电平信号；当2.5V≤电压VA＜3.75V时，输出低电平信号。下面表2中S2列示出了输出结果。接着，根据脉冲SET2、SET和SET3执行相似的算术运算。下面表2中的S1列示出了输出结果。利用上述构造，如表2所示，可用尺寸很小的构造(它能得到高运算速度和低功耗)来实现用来将模拟信号电压转换成三位数字信号并输出数字信号的A/D转换器。
表2<<
>在本实施例中已描述了三位A/D转换器。但本发明不局限于此，实际上，位数可容易地增加。在本实施例中已举例说明了使用电容器的快速A/D转换器。但本发明不局限于此。例如，本发明可用于A/D转换器的编码电路部分，其执行A/D转换的方式是比较器将输入到电阻器阵列的信号同参考信号进行比较，而编码器对比较结果进行编码，于是得到同上述相同的效果。而且，在本实施例中已举例说明了相关运算器件和A/D转换器。但本发明不局限于这些单元。例如，本发明可用于诸如数字—模拟转换器、加法器、减法器这类的各种其它逻辑电路，从而得到同上述相同的效果。特别是当本发明用于D/A转换器时，若用来接收LSB数据的输入端的电容量以C表示，则对最重要的2C、4C、8C、…位，只需设定其电容为前面值的二倍，从而实现二进制D/A转换。此时，用源固定式放大器(source floor amplifier)可接收电容器共接端的输出。
如上所述，在对应于多重输入端电容器的一侧的各端共接于读出放大器的输入的线路块中，当最小的一个连接于多重输入端的电容量表为C时，电容器的总电容量则总是C的奇数倍。
当相关运算器件无控制输入端时，全部连接于输入端的电容量都取最小值。另一方面，当相关运算器件有控制输入端时，如在上述实施例中已述的那样，连接于控制输入端的电容量是C的偶数倍，如2C和4C，而这些端和奇数输入信号端的总电容总是单元电容C的奇数倍。利用这种安排，可容易地得到同所需参考值的比较，从而改善算术运算精度。
已举例说明了相关运算器件。在二进制D/A转换器情况下，若最不重要位(LSB)的信号输入电容表为C，则下一位的电容为2C，再下一位为4C，等等，即各位的电容为前一位的二倍，而多重输入端的总电容成为C的准确或大致奇数倍，从而实现高精度D/A转换。
至于A/D转换器，若模拟信号电平高于或低于整个范围的1/2，则用于区分的分区数设定为奇数，即1，而若模拟信号电平高于或低于整个范围的1/4、2/4、3/4或4/4，则用于区分的分区数也设定为奇数，即3。于是，连接于多重输入端的总电容可设定为最小电容值的准确或大致奇数倍。由于这种构造可获得高精度的算术运算。故可实现低功耗和高速算术运算而无需安置任何不必要的大电容。〔第四实施例〕图9示出了本发明的第四实施例。第四实施例根据本发明半导体器件同常规电路技术的结合来实现运动探测芯片。参照图9，此设备包括分别用来储存参考数据和比较数据的存储单元3001和3002、一个相关计算单元3003、一个用来控制整个芯片的控制单元3004、一个用来累加相关结果的加法器3005、一个用来保持加法器3005和的最小值的寄存器3006、一个用作比较器和储存最小值地址的单元3007、以及一个用作输出缓冲器和输出结果储存单元的单元3008。端3009接收参考数据串，而端3010接收待要同参考数据串进行比较的比较数据串。
存储单元3001和3002包含例如SRAM，且由常规CMOS电路构成。由于单元3003包含一个本发明的相关运算器件，故馈向相关运算单元3003的数据可由并行处理进行处理。为此，单元3003不仅可达到速度很高的处理，而且可由少量元件构成，从而减小了芯片尺寸和成本。相关计算结果由加法器3005计算(评估)，并用单元3007同储存这次相关计算之前的最大相关计算结果(最小和)的寄存器3006的内容进行比较。若这次计算结果小于前次最小值，则这次的结果更新存储于寄存器3006中；若前次的结果小于这次的结果；则保持前次结果。
利用这一运算，最大的相关算术运算结果总是储存在寄存器3006中，而且在全部数据串的计算完成时，最终的相关结果从端3011输出。此设备中的控制单元3004、加法器3005、寄存器3006以及单元3007和3008由常规CMOS电路构成。特别是，当加法器3005采用本发明的电路结构时，可实现并行加法，从而实现高速处理。如上所述，不仅可实现高速处理和低成本，由于算术运算是在电容基础上执行的，故还可以降低消耗的电流，从而实现低功耗。为此，本发明适用于诸为8mm VTR摄影机之类的手提设备。〔第五实施例〕图10A-10C示出了本发明的第五实施例。第五实施例提出了一种芯片(高速图象处理设备)，它在图象数据从本发明半导体器件同光传感器(固态摄象元件)的组合上被读出之前执衍高速图象处理。图10A示出了总的结构，图10B示出了象素部分的结构，图10C示出了算术运算内容。
参照图10A和10B，芯片包括光接收部分4001、存储单元4003、4005、4007和4009、相关计算单元4004和4008、算术运算输出单元4010、分别用来连接光信号输出端和输出总线4002和4006的电容器4011和4012、双极晶体管4013、连接于双极晶体管基区的电容器4014、以及开关晶体管4015。输入到图象数据读出单元4020的图象数据由各双极晶体管4013的基区进行光电转换。
对应于光电转换光载流子的输出被读出到双极晶体管4013的发射极，并根据经由电容器4011和4012的信号而提高输出总线的电位。利用上述操作，沿列向象素所输出的和被读出到存储单元4007，而沿行向象素所输出的和被读出到存储单元4003。此时，若采用例如译码器(未示出)选取一个其中双极晶体管的基极电位被各象素部分的电容器4014提高了的区域，则可输出读出单元4020上任意区域的X向和Y向的总和。
例如，如图10C所示，当图象4016在t1时输入而图象4017在t2时输入，则得到由分别累加这些Y向图象所得到的输出结果4018和4019，且这些数据被分别储存在图10A所示的存储单元4007和4009中。从图10C所示输出结果4018和4019可见，二个图象的数据相应于图象的运动而移动。于是，当相关运算单元4008计算偏移量时，就可以用很简单的方法探测到目标在二维平面上的运动。注意读出单元4020的数据可容易地选择性地储存在行存储单元4003和4005中。
图10A所示的相关计算单元4004和4008可包含本发明的相关运算电路。这些单元的每一个比之常规电路具有较少的元件数，并可置于传感象素间距中。这种装置根据传感器的模拟信号输出而执行算术运算。但当本发明的A/D转换器被安置在各存储单元和输出总线之间时，不用说可实现数字相关算术运算。本发明的传感器包含一个双极晶体管。但本发明对于MOS晶体管或仅仅是一个光二极管而无任何放大晶体管的情况也是有效的。而且，上述装置在不同时间的数据串中执行相关算术运算。作为变通，当多个待识别的图形数据的X和Y投影结果被储存在一个存储器中时，也可以实现图形识别。
如上所述，当象素输入单元同本发明的电路结合时，可望得到下列效果(1)由于并行地同时从传感器读出的数据经受并行处理而不像常规处理那样从传感器串行读出数据，故可实现高速运动探测和图象识别处理。
(2)由于可用一个传感器芯片来实现图象处理而无需增加外围电路的尺寸，故能以低的成本实现具有高级功能的产品将电视屏幕调向使用者方向的控制、将空调的风向调向使用者方向的控制、跟踪控制8mm VTR相机、工厂标签识别、能自动认人的接待机器人的制造以及车辆间距控制器的制造。
已描述了图象输入单元同本发明电路的结合。本发明不仅对图象数据有效，而且对例如声频数据的识别处理也有效。
如上所述，根据本发明，电容器经由开关装置被连接到多重输入端，各电容器一侧的端被共接于读出放大器，而读出放大器的输出被连接于至少一个多重输入端。利用这种构造，可获得诸如小的电路尺寸、高的运算速度和低的功耗之类的各种效果。
由于电路尺寸的减小，可实现小的芯片尺寸，并可改善成品率。结果就可降低成本。
注意本发明不局限于上述实施例和描述，在本发明的范围内可作适当的修改。锁存电路和读出放大器的结构也不限于上面所述，也可用其它的结构来代替。
权利要求
1.一种半导体器件，其特征在于包含多个输入端；多个电容器，每个电容器的一个端经由开关而电连接于相应的一个上述输入端；以及一个读出放大器，其输入部分共接于上述电容器的其余的端，其中从上述读出放大器的输出被连接到至少一个上述输入端。
2.根据权利要求1的器件，其中从上述读出放大器的输出经由锁存电路被连接到至少一个上述输入端。
3.一种带有权利要求1的多个半导体器件的半导体电路，其中多个半导体器件的第一半导体器件的输出或第一半导体器件的输出的反相输出被输入到第二半导体器件。
4.根据权利要求1的器件，其中当对应于上述输入端的上述电容器的最小电容以C表示时，共接电容器的总电容准确地或大致地成为最小电容C的奇数倍。
5.一种采用权利要求1的半导体器件的用来执行相关算术运算的运算器件。
6.一种属于A/D转换器的信号转换器，它包含一个权利要求1的半导体器件，对上述半导体器件输入模拟信号并对应于模拟信号而输出数字信号。
7.一种属于D/A转换器的信号转换器，它包括一个权利要求1的半导体器件，对上述半导体器件输入数字信号并对应于数字信号输出模拟信号。
8.一种信号处理系统，它包含至少一个权利要求5的运算器件、一个权利要求6的信号转换器和一个权利要求7的信号转换器。
9.根据权利要求8的系统，还包含一个用来输入图象信号的图象输入器件。
10.根据权利要求8的系统，还包含一个用来储存信息的储存器件。
全文摘要
在一种半导体器件中，各个电容器(2)的一个端经由开关(3)被连接于多重输入端的一个端，而电容器(2)的其余端被共接于读出放大器(5)，读出放大器(5)的输出被连接于多重输入端的至少一个端，从而减小了电路尺寸，改善了运算速度并节约了功耗。
文档编号H04N5/335GK1132963SQ9511851
公开日1996年10月9日 申请日期1995年10月27日 优先权日1994年10月28日
发明者光地哲伸 申请人:佳能株式会社