一种星载数传发射机的多数据通道自主选择处理装置的制造方法
【技术领域】
[0001] 本发明涉及卫星数传通信技术领域，特别涉及一种星载数传发射机的多数据通道 自主选择处理装置。
【背景技术】
[0002] 星载数传发射机的主要功能是实现星上数据的接收、格式变换、编码、调制、滤波 及放大，并通过天线对地传输。一种星载数传发射机的多数据通道自主选择处理装置，主要 涉及星载数传发射机的数据选择接收和格式变换功能。其主要应用如下：
[0003] 1.根据卫星的可靠性要求，星上数据由同一个数据源产生，通过多个数据通道中 的任意一个通道送入数传发射机，这些数据通道互为备份，如果其中某一通道的数据源或 数据传输路径发生故障，可以通过切换通道保证数传发射机正常工作。
[0004] 2.根据卫星的功能要求，星上数据由多个不同的数据源产生，分别通过不同的数 据通道送给数传发射机，根据卫星的具体任务需求，在某一时刻选择多个通道中的某一通 道数据由数传发射机下传。
[0005] 对于多通道数据输入的应用，目前的星载数传发射机一般用两种办法进行处理， 其一是采用星上指令对数据通道进行切换。其二是采用组合逻辑对每个通道中的时钟或数 据信号进行合路。
[0006] 采用星上指令能够实现较为可靠的数据通道切换，但会增加指令电路和星地测控 通道的负荷。每增加一条指令在硬件上需增加专用发送和接收电路，在软件上需增加指令 处理单元，并占用发送端、接收端处理芯片的引脚资源。指令从地面站发送给卫星，通过卫 星测控系统、星务计算机、数传下位机等设备转发给数传发射机，由于卫星资源的限制，增 加指令实现通道切换的方法扩展能力十分有限。
[0007] 采用组合逻辑将各通道时钟、数据按每比特进行合路的方法无需增加专用电路， 可在FPGA中直接实现，但无法抑制时钟或数据上的干扰或毛刺。如果任何一个数据通道中 的任意一位收到干扰，整个数据传输都会收到影响，可能会造成数据传输错误甚至数传链 路中断。此外，由于组合逻辑的延迟较大，会影响数据传输的速率。因此，采用组合逻辑合 路的方法仅适用于可靠性要求不高且传输速率较低的情况。
【发明内容】
[0008] 本发明的目的在于提供一种星载数传发射机的多数据通道自主选择处理装置，以 解决目前一般星载数传发射机在多数据通道输入时需要增加专用指令进行通道切换的问 题。
[0009] 为实现上述目的，本发明提供了一种星载数传发射机的多数据通道自主选择处理 装置，包括：
[0010] 接口芯片，用于接收星上的η路时钟数据信号并对其进行电平转换后输出处理后 的时钟数据信号至FPGA芯片；
[0011] FPGA芯片，与所述接口芯片连接，用于对所述处理后的时钟数据信号进行识别和 判断，以选择有效时钟及其对应的数据通道，并将选出的时钟信号送入PLL电路进行倍频， 倍频后的时钟信号再送回FPGA芯片以进行对选通数据的格式变换，得到I、Q两路信号；
[0012] PLL电路，与所述FPGA芯片连接，用于对时钟信号进行倍频；
[0013] 其中，所述η路时钟数据信号对应在η个数据通道传输，所述时钟数据信号包括伴 随时钟信号及数据信号，η为正整数。
[0014] 较佳地，所述FPGA芯片包括时钟判断选择模块、时钟MUX、数据MUX以及格式变换 单元；
[0015] 所述时钟判断选择模块用于接收来自接口芯片的η路伴随时钟信号并检测，以得 到有效时钟的时钟选择信号并将其输入至所述时钟MUX及数据MUX ;
[0016] 所述时钟MUX用于根据所述时钟选择信号对来自接口芯片的η路伴随时钟信号进 行选择，选出时钟有效的伴随时钟信号，并将该伴随时钟信号输入所述PLL电路；
[0017] 所述数据MUX用于根据所述时钟选择信号对来自接口芯片的η路数据进行选择， 选出时钟有效的伴随时钟信号所在数据通道的数据信号，并将该数据信号输出至所述格式 变化单元进行格式变换，变换得到I、Q两路信号。
[0018] 较佳地，所述时钟判断选择模块包括三个相同的时钟判断选择单元及一表决器， 每个时钟判断选择单元均对输入的η路伴随时钟信号进行检测，以得到包含有效时钟的选 通信号作为初级时钟选择信号，该选通信号包括[10§211〗彳立数据，三个时钟判断选择单元所 输出的三个初级时钟选择信号输入所述表决器进行表决后输出最终的时钟选择信号，该最 终的时钟选择信号输入所述时钟MUX及数据MUX以分别进行时钟信号及数据信号的选择。
[0019] 较佳地，所述时钟判断选择单元包括η个时钟检测单元和1个通道选择单元；所述 η个时钟检测单元分别接收所述η路伴随时钟信号，并检测输入的所述η路伴随时钟信号对 应的时钟是否有效，得到η个检测结果信息；其中，所述η个检测结果信息中，时钟有效的检 测结果信息与时钟无效的检测结果信息输入所述通道选择单元进行编码，产生包含有效时 钟信息的初级时钟选择信号并输出。
[0020] 较佳地，所述时钟检测单元包括Ι/m分频器、同步处理单元、上升沿提取单元、上 升沿间隔检测单元、下降沿提取单元、下降沿间隔检测单元、计数器单元、判断逻辑以及延 时监测单元；所述计数器单元包括第一计数器及第二计数器；
[0021] 所述ι/m分频器用于对输入的所述伴随时钟信号进行Ι/m分频，得到分频时钟信 号并输出至所述同步处理单元；
[0022] 所述同步处理单元用于使用本地时钟对分频时钟信号进行同步化处理，得到同步 时钟信号，并输出至所述上升沿检测单元和下降沿检测单元；
[0023] 所述上升沿检测单元通过两级级联寄存器间的状态变化对同步时钟信号的上升 沿到来的时刻进行检测，得到上升沿时刻信息并输出至所述上升沿间隔检测单元，所述上 升沿间隔检测单元根据上升沿时刻信息在每个上升沿到来的时刻读取第一计数器的计数 值并将第一计数器复位，获得上升沿间隔数值并输出至所述判断逻辑；
[0024] 所述下降沿检测单元通过两级级联寄存器间的状态变化对同步时钟信号的下降 沿到来的时刻进行检测，得到下降沿时刻信息并输出至所述下降沿间隔检测单元，所述下 降沿间隔检测单元根据下降沿时刻信息在每个下降沿到来的时刻读取第二计数器的计数 值并将第二计数器复位，获得下降沿间隔数值并输出至所述判断逻辑；
[0025] 所述判断逻辑用于将上升沿间隔数值及下降沿间隔数值与事先存储好的数值范 围做比较；若上升沿之间、下降沿之间的间隔数值均在此数值范围内，则时钟有效，输出置 位信息，否则，时钟无效，输出清零信息；
[0026] 所述延时监测单元用于接收所述置位信息或清零信息，同时对判断逻辑的输出进 行监测，若判断出所述分频时钟信号在若干个周期内输出电平均为高，则所述延时监测单 元进行一次状态更新，并输出所述置位信息至所述通道选择单元，反之，则输出所述清零信 息至所述通道选择单元。
[0027] 其中，所述数值范围为预先设置的输入时钟最大允许频差范围，m为正整数。
[0028] 较佳地，所述通道选择单元包括一 Is计时器及一通道选择状态机，所述通道选择 状态机对时钟有效的检测结果信息所对应的第i路伴随时钟信号进行编码，输出包含第i 路数据通道信息的[l0g2n〗位选通信号作为初级时钟选择信号；
[0029] 所述通道选择状态机与所述Is计时器相连，通过所述1秒计时器的控制以每秒刷 新一次并输出第i路数据通道的初级时钟选择信号，I < i < η且i为整数。
[0030] 较佳地，所述表决器为两级级联的表决器，每级包括三个三取二表决器，所述三个 初级时钟选择信号全部输入第一级的三个三取二的表决器，得到三组一级表决结果，三组 一级表决结果再全部输入第二级的三个三取二的表决器，得到三组二级表决结果，三个一 级表决结果作为三个二级表决结果的三态输出使能信号并分别对应输入三个三态门进行 三态逻辑运算，三个三态门得到的三个结果合为一路后得到最终的时钟选择信号。
[0031] 本发明公开了一种星载数传发射机的多数据通道自主选择处理装置，包括：接口 芯片、FPGA芯片及PLL电路。PLL电路包括鉴相器、有源环路滤波器、VCO及耦合器。该装 置采用可一种时钟识别方法逻辑，对多个输入数据通道的伴随时钟进行识别，自主选择有 效时钟和数据进行处理，合成I、Q两路数据后送入编码器或调制器。其中接口芯片对接收 到的时钟、数据信号进行电平转换；FPGA对输入信号进行时钟识别运算和数据选通处理， 为对抗单粒子翻转效应，对FPGA中的方法逻辑采用三模冗余设计。PLL电路将选通时钟信 号倍频后送回FPGA用于数据格式变换。
[0032] 本发明装置可用于星载数传发射装置，使数传发射装置具备自主识别有效时钟、 数据通道并完成通道切换的功能，解决了目前一般星载数传发射机在多数据通道输入时需 要增加专用指令进行通道切换的问题。
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