一路后即得到最终的时钟选择信号，该信号包含biti?bit ( Mog2nI)位选通时钟信号 的信息，再将该时钟选择信号送回FPGA芯片用于选通时钟信号和数据信号。采用该两级级 联的表决器可以进一步提供该所输出的时钟选择信号的准确性和可靠性。
[0054] 同一般数传发射机采用的通道切换方案相比，本发明通过对数据通道中的伴随时 钟进行检测，采用一种抗干扰方法识别出有效时钟，并根据识别结果对各通道状态进行编 码，控制数传发射机自主选择有效的时钟和数据进行传输。本发明装置通过对输入时钟进 行Ι/m分频和本地时钟同步，检测、读取Ι/m分频时钟上升沿之间和下降沿之间的时间间 隔，并根据最大输入频差范围进行判断，识别出有效时钟。这种抗干扰方法的本质是在固定 的时间间隔内对输入时钟进行频率计数和均值滤波，当输入时钟频率落在某一允许范围内 时，表明时钟有效，超出范围的高频或低频干扰则会被滤除。为适应空间应用环境，对装置 FPGA算法进行了三模冗余设计。与其他多通道切换装置相比，本装置具备以下优点：
[0055] 1.电路简单，可直接通过FPGA实现。
[0056] 2.通过计数实现输入时钟的频率检测和均值滤波，无需大量数学运算，最大程度 节省了逻辑资源，提升了装置的执行速率和效率。
[0057] 3.由于FPGA分频的灵活性，输入时钟的频率不受FPGA限制，只需满足FPGA硬件 的最大输入频率要求。
[0058] 4.消除了突发干扰或毛刺的影响，选取的数值范围允许输入时钟在一定范围内的 频率偏差，减少了误切换的概率。
[0059] 5.采用延时输出判断结果、定时刷新选通信号的设计，避免了通道间的切换抖动 的影响，增加了装置的稳定性。
[0060] 6.整个信号选择的方法逻辑采用三模冗余设计，有效减少空间单粒子翻转效应的 影响，极大的提高了装置的可靠性。
[0061] 以上所述，仅为本发明的【具体实施方式】，但本发明的保护范围并不局限于此，任何 本领域的技术人员在本发明揭露的技术范围内，对本发明所做的变形或替换，都应涵盖在 本发明的保护范围之内。因此，本发明的保护范围应以所述的权利要求的保护范围为准。
【主权项】
1. 一种星载数传发射机的多数据通道自主选择处理装置，其特征在于，包括： 接口芯片，用于接收星上的n路时钟数据信号并对其进行电平转换后输出处理后的时 钟数据信号至FPGA芯片； FPGA芯片，与所述接口芯片连接，用于对所述处理后的时钟数据信号进行识别和判断， 以选择有效时钟及其对应的数据通道，并将选出的时钟信号送入PLL电路进行倍频，倍频 后的时钟信号再送回FPGA芯片以进行对选通数据的格式变换，得到I、Q两路信号； PLL电路，与所述FPGA芯片连接，用于对时钟信号进行倍频； 其中，所述n路时钟数据信号对应在n个数据通道传输，所述时钟数据信号包括伴随时 钟信号及数据信号，n为正整数。
2. 根据权利要求1所述的星载数传发射机的多数据通道自主选择处理装置，其特征在 于，所述FPGA芯片包括时钟判断选择模块、时钟MUX、数据MUX以及格式变换单元； 所述时钟判断选择模块用于接收来自接口芯片的n路伴随时钟信号并检测，以得到有 效时钟的时钟选择信号并将其输入至所述时钟MUX及数据MUX; 所述时钟MUX用于根据所述时钟选择信号对来自接口芯片的n路伴随时钟信号进行选 择，选出时钟有效的伴随时钟信号，并将该伴随时钟信号输入所述PLL电路； 所述数据MUX用于根据所述时钟选择信号对来自接口芯片的n路数据进行选择，选出 时钟有效的伴随时钟信号所在数据通道的数据信号，并将该数据信号输出至所述格式变化 单元进行格式变换，变换得到I、Q两路信号。
3. 根据权利要求2所述的星载数传发射机的多数据通道自主选择处理装置，其特征在 于，所述时钟判断选择模块包括三个相同的时钟判断选择单元及一表决器，每个时钟判断 选择单元均对输入的n路伴随时钟信号进行检测，以得到包含有效时钟的选通信号作为初 级时钟选择信号，该选通信号包括「丨Og2nl位数据，三个时钟判断选择单元所输出的三个初 级时钟选择信号输入所述表决器进行表决后输出最终的时钟选择信号，该最终的时钟选择 信号输入所述时钟MUX及数据MUX以分别进行时钟信号及数据信号的选择。
4. 根据权利要求3所述的星载数传发射机的多数据通道自主选择处理装置，其特征在 于，所述时钟判断选择单元包括n个时钟检测单元和1个通道选择单元；所述n个时钟检测 单元分别接收所述n路伴随时钟信号，并检测输入的所述n路伴随时钟信号对应的时钟是 否有效，得到n个检测结果信息；其中，所述n个检测结果信息中，时钟有效的检测结果信息 与时钟无效的检测结果信息输入所述通道选择单元进行编码，产生包含有效时钟信息的初 级时钟选择信号并输出。
5. 根据权利要求4所述的星载数传发射机的多数据通道自主选择处理装置，其特征在 于，所述时钟检测单元包括1/m分频器、同步处理单元、上升沿提取单元、上升沿间隔检测 单元、下降沿提取单元、下降沿间隔检测单元、计数器单元、判断逻辑以及延时监测单元；所 述计数器单元包括第一计数器及第二计数器； 所述1/m分频器用于对输入的所述伴随时钟信号进行1/m分频，得到分频时钟信号并 输出至所述同步处理单元； 所述同步处理单元用于使用本地时钟对分频时钟信号进行同步化处理，得到同步时钟 信号，并输出至所述上升沿检测单元和下降沿检测单元； 所述上升沿检测单元通过两级级联寄存器间的状态变化对同步时钟信号的上升沿到 来的时刻进行检测，得到上升沿时刻信息并输出至所述上升沿间隔检测单元，所述上升沿 间隔检测单元根据上升沿时刻信息在每个上升沿到来的时刻读取第一计数器的计数值并 将第一计数器复位，获得上升沿间隔数值并输出至所述判断逻辑； 所述下降沿检测单元通过两级级联寄存器间的状态变化对同步时钟信号的下降沿到 来的时刻进行检测，得到下降沿时刻信息并输出至所述下降沿间隔检测单元，所述下降沿 间隔检测单元根据下降沿时刻信息在每个下降沿到来的时刻读取第二计数器的计数值并 将第二计数器复位，获得下降沿间隔数值并输出至所述判断逻辑； 所述判断逻辑用于将上升沿间隔数值及下降沿间隔数值与事先存储好的数值范围做 比较；若上升沿之间、下降沿之间的间隔数值均在此数值范围内，则时钟有效，输出置位信 息，否则，时钟无效，输出清零信息； 所述延时监测单元用于接收所述置位信息或清零信息，同时对判断逻辑的输出进行监 测，若判断出所述分频时钟信号在若干个周期内输出电平均为高，则所述延时监测单元进 行一次状态更新，并输出所述置位信息至所述通道选择单元，反之，则输出所述清零信息至 所述通道选择单元。 其中，所述数值范围为预先设置的输入时钟最大允许频差范围，m为正整数。
6. 根据权利要求5所述的星载数传发射机的多数据通道自主选择处理装置，其特征在 于，所述通道选择单元包括一Is计时器及一通道选择状态机，所述通道选择状态机对时钟 有效的检测结果信息所对应的第i路伴随时钟信号进行编码，输出包含第i路数据通道信 息的丨l〇g2nl位选通信号作为初级时钟选择信号； 所述通道选择状态机与所述Is计时器相连，通过所述1秒计时器的控制以每秒刷新一 次并输出第i路数据通道的初级时钟选择信号，1 <i<n且i为整数。
7. 根据权利要求3至6任意所述的星载数传发射机的多数据通道自主选择处理装置， 其特征在于，所述表决器为两级级联的表决器，每级包括三个三取二表决器，所述三个初级 时钟选择信号全部输入第一级的三个三取二的表决器，得到三组一级表决结果，三组一级 表决结果再全部输入第二级的三个三取二的表决器，得到三组二级表决结果，三个一级表 决结果作为三个二级表决结果的三态输出使能信号并分别对应输入三个三态门进行三态 逻辑运算，三个三态门得到的三个结果合为一路后得到最终的时钟选择信号。
【专利摘要】本发明公开了一种星载数传发射机的多数据通道自主选择处理装置，包括：接口芯片、FPGA芯片及PLL电路。该装置采用一种时钟逻辑识别方法，对多个输入数据通道的伴随时钟进行识别，自主选择有效时钟和数据进行处理，合成I、Q两路数据后送入编码器或调制器。其中，接口芯片对接收到的信号进行电平转换；FPGA对输入信号进行时钟识别运算和数据选通处理，为对抗单粒子翻转效应， FPGA中的方法逻辑采用三模冗余设计。PLL电路将选通时钟信号倍频后送回FPGA用于数据格式变换。发明使数传发射机具备自主识别数据通道和并行数据处理能力，减少了卫星指令的数量，降低了整星和数传发射机控制电路的复杂度，提升了产品可靠性。
【IPC分类】H04B1-02, H04B7-185
【公开号】CN104579455
【申请号】CN201510059282
【发明人】陈劼, 江洁, 钟鸣
【申请人】上海航天测控通信研究所
【公开日】2015年4月29日
【申请日】2015年2月4日