本发明解决了星载数传发射机在多数据通道输入时需增加专用指令实现通道切 换的问题，使数传发射机具备自主识别数据通道和并行数据处理能力，减少了卫星指令的 数量，降低了整星和数传发射机控制电路的复杂度，减少了使用元器件的种类和数量，提升 了产品可靠性。
【附图说明】
[0034] 图1为本发明装置总体结构示意图；
[0035] 图2为本发明的FPGA和PLL内部结构示意图；
[0036] 图3为本发明的时钟判断选择单元的结构示意图；
[0037] 图4为本发明的表决器单元的结构示意图。
[0038] 标号说明：1-接口芯片；2-FPGA芯片；3-PLL电路。
【具体实施方式】
[0039] 以下将结合本发明的附图，对本发明实施例中的技术方案进行清楚、完整的描述 和讨论，显然，这里所描述的仅仅是本发明的一部分实例，本领域普通技术人员在没有做出 创造性劳动的前提下所获得的所有其他实施例，都属于本发明的保护范围。
[0040] 为了便于对本发明实施例的理解，下面将结合附图以具体实施例为例作进一步的 解释说明，且各个实施例不构成对本发明实施例的限定。
[0041] 如图1所示，本发明装置包括LVDS接口芯片I (LVDS-Low Voltage Differential Signal，低压差分信号），FPGA 芯片 2(FPGA_Field Programmable Gate Array，现场可编程 门阵列）以及PLL电路3 (PLL-Phase Locked Loop，锁相环），接口芯片I与FPGA芯片2相 连，FPGA芯片2与PLL电路3相连。
[0042] 该装置工作时，由LVDS接口芯片1接收星上的η路时钟数据信号（该η路时钟数 据信号对应η个时钟数据通道，并在该η个时钟数据通道内传输）并对其进行电平转换，转 换为LVTT信号后输出处理后的时钟数据信号至FPGA芯片2,其中，每路时钟数据信号均包 括一伴随时钟信号及一数据信号，η为正整数；FPGA芯片2对处理后的多通道并行的时钟数 据信号进行识别和判断，并从中选择出有效时钟及该有效时钟对应的数据通道，该数据通 道即为选通数据通道，并将选出的时钟信号送入PLL电路进行倍频，倍频后的时钟信号再 送回FPGA芯片以进行对选通数据通道内传输的数据信号的格式变换，得到I、Q两路信号并 送入星上的其他装置进行后续处理，如送入编码器或调制器。其中，该格式变换具体为FPGA 芯片2将选通数据通道内的数据信号变换为以倍频后的时钟信号为时钟的数据信号。
[0043] 如图2所示，FPGA芯片2包括时钟判断选择模块、时钟MUX、数据MUX以及格式变 换单元。PLL电路3包括依次相连的鉴相器、环路滤波器、VCO (压控振荡器）以及耦合器。
[0044] FPGA芯片2工作时，由时钟判断选择模块接收来自接口芯片的η路伴随时钟信 号并进行检测，以得到有效时钟的时钟选择信号并将时钟选择信号输入至时钟MUX及数据 MUX ;时钟MUX根据时钟选择信号对来自接口芯片的η路伴随时钟信号进行选择，选出时钟 有效的伴随时钟信号，并将该伴随时钟信号输入PLL电路3进行倍频，得到倍频后的伴随时 钟信号后再输出至格式变换单元；同时，数据MUX根据时钟选择信号对来自接口芯片的η路 时钟数据信号进行选择，选出时钟有效的伴随时钟信号所在数据通道的数据信号，并将该 数据信号输出至格式变化单元进行格式变换，变换得到I、Q两路信号后，FPGA芯片输出该 I、Q两路信号给星上的其他器件进行信号处理。
[0045] 其中，如图2所示，时钟判断选择模块具体包括三个相同的时钟判断选择单元分 别为TR0、TRl及TR2,该模块还包括一表决器。该模块工作时，η路伴随时钟信号同时输入 每个时钟判断选择单元，并由该时钟判断选择单元对输入的η路伴随时钟信号进行检测， 以得到包含有效时钟的f Iog2nI (即丨呢^向上取整）位选通信号作为初级时钟选择信号， 分别为时钟选择信号-TR0、时钟选择信号-TRl及时钟选择信号-TR2,三个时钟判断选择单 元对应输出三个初级时钟选择信号，该三个初级时钟选择信号再输入表决器进行表决后输 出最终的时钟选择信号，该最终的时钟选择信号输入时钟MUX及数据MUX进行时钟信号及 数据信号的选择。三个相同的时钟判断选择单元构成了时钟选择的三模冗余设计，可以较 好地对抗单粒子翻转效应。
[0046] 如图3所示，时钟判断选择单元包括η个时钟检测单元分别为时钟检测单元1? 时钟检测单元η，还包括一个通道选择单元；该η个时钟检测单元分别接收η路伴随时钟信 号，并检测输入的η路伴随时钟信号对应的时钟是否有效，分别得到η个检测结果信息；其 中，该η个检测结果信息中，时钟有效的检测结果信息与时钟无效的检测结果信息输入通 道选择单元进行编码，产生包含有效时钟信息的初级时钟选择信号TRx并输出。
[0047] 具体地，每个时钟检测单元均包括Ι/m分频器（m为正整数）、同步处理单元、上升 沿提取单元、上升沿间隔检测单元、下降沿提取单元、下降沿间隔检测单元、计数器单元、判 断逻辑以及延时监测单元；此外，计数器单元包括两个相同的第一计数器及第二计数器；
[0048] 每个时钟检测单元进行检测时，由Ι/m分频器首先对输入的伴随时钟信号进行1/ m分频，将输入的伴随时钟信号变为低频信号，即得到具有较低频率的分频时钟信号并将其 输出至同步处理单元。同步处理单元使用本地时钟对分频时钟信号进行同步化处理，得到 同步时钟信号。由于该同步时钟信号采用本地时钟同时，后续的其他时序逻辑器件均采用 本地时钟，可以有效地提高信号处理的稳定性，防止亚稳态的出现。其中，为保证后续的计 数精度，本地时钟频率优选为大于被检测时钟Ι/m分频后的信号的100倍或以上。在此处的 同步处理后同步处理单元将同步时钟信号分别输出至上升沿检测单元和下降沿检测单元。
[0049] 上升沿检测单元通过两级级联寄存器间的状态变化对同步时钟信号的上升沿到 来的时刻进行检测，得到上升沿时刻信息并输出该信息至上升沿间隔检测单元，上升沿间 隔检测单元根据上升沿时刻信息在每个上升沿到来的时刻读取与之相连的第一计数器的 计数值并将该第一计数器复位，获得该次两相邻的上升沿间隔数值并将其输出至判断逻 辑。下降沿检测单元也通过两级级联寄存器间的状态变化对同步时钟信号的下降沿到来的 时刻进行检测，得到下降沿时刻信息并输出至下降沿间隔检测单元，下降沿间隔检测单元 根据下降沿时刻信息在每个下降沿到来的时刻读取与之相连的第二计数器的计数值并将 该第二计数器复位，获得下降沿间隔数值并将其输出至判断逻辑。其中，两级级联寄存器工 作过程具体为：设第一级寄存器为Q1，第二级寄存器为Q2, Ql、Q2级联，且信号先由Ql输 入。若Q1Q2的值为"10"，则表示上升沿到来，若Q1Q2的值为"01"，则表示下降沿到来。
[0050] 判断逻辑将输入的上升沿间隔数值及下降沿间隔数值与事先存储好的数值范围 做比较（该数值范围为预先设置的输入时钟最大允许频差范围）。若上升沿之间、下降沿 之间的间隔数值均在此数值范围内，则表示该路信号的时钟有效，判断逻辑输出置位信息， 否则，时钟无效，判断逻辑输出清零信息。延时监测单元接收上述的置位信息或清零信息， 同时对判断逻辑的输出进行监测，若判断出该分频时钟信号在16个周期内输出电平均为 高，则延时监测单元进行一次状态更新，并输出该路伴随时钟信号的置位信息至通道选择 单元，反之，则输出该路伴随时钟信号的清零信息至通道选择单元。
[0051] 其中，通道选择单元包括一 Is计时器及一通道选择状态机，通道选择状态机对时 钟有效的检测结果信息所对应的第i路伴随时钟信号进行编码，输出包含第i路数据通道 信息的[Iog2nI位选通信号作为初级时钟选择信号；通道选择状态机还与一个is计时器相 连，通过所述1秒计时器的控制以每秒刷新一次选通信号并输出选通的第i路数据通道的 初级时钟选择信号，其中I < i < η且i为整数。
[0052] 当然，本发明不以上述为限，依照伴随时钟信号的具体频率设置判断多少个周期 的输出电平或延时监测多长时间，但以Is的时间间隔刷新一次选通信号是较为恰当的，便 于该装置的准确工作。
[0053] 如图4所示，本实施例中的表决器为两级级联的表决器，每级包括三个三取二表 决器，其中，第一级包括1级表决器TRKK TRll及TR12,第二级包括2级表决器TR20、TR21 及TR22。上述的三个初级时钟选择信号（即时钟选择信号-TR0、时钟选择信号-TRl及时 钟选择信号-TR2)全部同时输入第一级的三个三取二表决器进行表决，得到三组一级表决 结果，随后该三组一级表决结果再全部同时输入第二级的三个三取二表决器，得到三组二 级表决结果，三个一级表决结果分别对应作为三个二级表决结果的三态输出使能信号，并 分别对应输入三个三态门进行三态逻辑运算，三个三态门得到的三个结果在FPGA片外合 为