在影像传感器中进行数字相关双倍取样的系统和方法
【专利说明】
【背景技术】
[0001]影像感测组件一般使用电荷耦合器(CXD)或互补金氧半导体(CMOS)影像传感器以捕捉一影像场景的影像数据。CCD和CMOS组件包括一感光组件或像素的阵列，该阵列于一特定时间内曝露在该场景所辐射出的光。此曝光时间使该个别像素得以「充电」或「积累」直到该像素具有一特定讯号电压值(也就是像素反射值)。这些讯号电压值接着便与代表该影像场景的数字影像数据相关。
[0002]影像质量很重要并且能依据复数个变量来改变。譬如，在该阵列内增加像素数目能提供更多影像数据以促进更高质量。此外，尽量移除该影像数据中杂讯是符合需要的。特别在CMOS影像传感器中，一已知降低杂讯(譬如定型杂讯)的方法为相关双倍取样(CDS)。相关双倍取样能在模拟或数字范围中执行。
[0003]对于该指定像素，透过计算该讯号电压值(反射值)和一重设讯号的差，CDS减少该讯号中杂讯。实施CDS能减少该影像数据的该定型杂讯和其他时间类杂讯。
【发明内容】
[0004]在一第一方面，一种用于对具有复数个像素的影像传感器进行数字相关双倍取样的系统，该系统包括:一模拟对数字转换器(ADC)级，其用于将模拟数据转换成数字影像数据且将重设数据输出；一内存，其用于储存(i)该数字影像数据中的最高有效位(MSB)的一或多者和(ii)该重设数据中的MSB的一或多者；一LSB影像数据储存锁存器，其用于储存该数字影像数据的最低有效位(LSB)的一或多者；一LSB重设数据储存锁存器，其用于储存该重设数据的LSB的一或多者；一结合影像数据锁存器，其用于储存再结合数字影像数据，该结合影像数据锁存器是根据(i)从该至少一 LSB影像数据储存锁存器而来的一部份LSB和(ii)从该内存而来的该数字影像数据的相对应MSB，以用于对该数字影像数据的一选定组进行相关双倍取样；一结合重设数据锁存器，其用于储存再结合重设数据，该结合重设数据锁存器是根据(i)从该至少一 LSB重设数据储存锁存器而来的一部份LSB和(ii)从该内存而来的该重设数据的相对应MSB，以用于对该重设数据的一选定组进行相关双倍取样；以及，一数字相关双倍取样(DCDS)级，其用于根据该再结合数字影像数据和该再结合重设数据，产生数字相关双倍取样影像数据。
[0005]在一第二方面，一种用于对具有复数个像素的影像传感器进行数字相关双倍取样的方法，该方法包括:使用一模拟对数字转换器(ADC)级将模拟影像数据转换成数字影像数据；直接储存从该ADC级而来的(i)该数字影像数据和(ii)重设数据的至少一最高有效位(MSB)至内存；储存该数字影像数据的至少一最低有效位(LSB)至一 LSB影像数据锁存器；储存该重设数据的至少一最低有效位(LSB)至一 LSB重设数据锁存器；在一再结合影像数据锁存器内，利用结合(i)从该LSB数据锁存器而来的该LSB和(ii)从该内存而来的该数字影像数据的该相对应MSB，而产生再结合数字影像数据，以用于该数字影像数据的一选定组；在一再结合重设数据锁存器内，利用结合(i)从该LSB重设数据锁存器而来的该LSB和(ii)从该内存而来的该重设数据的该相对应MSB，而产生再结合重设数据，以用于该重设数据的一选定组；以及根据该再结合数字影像数据和再结合重设数据，而产生相关双倍取样影像数据。
【附图说明】
[0006]本公开内容的前述和其他特征与优点在透过实施例的更特定说明，如伴随的制图说明，以明确呈现。该制图如标号，参照于不同图示的相同部分。该制图未必符合比例大小，但其重点在于图解该公开内容的原理。
[0007]图1说明在内存写入后执行⑶S的一系统示范性方块图。
[0008]图2说明在内存写入前执行⑶S的一系统示范性方块图。
[0009]图3说明在内存读取和内存写入之间于一影像传感器内执行数字⑶S的一系统实施例。
[0010]图4说明透过具有十位数据大小的图3该ADC级以产生示范性数字像素数据，该十位包括八个MSB和二个LSB。
[0011]图5说明一示范图500以显示MSB 311和LSB 313两者的值改变。
[0012]图6更详尽说明图3的该LSB数据锁存器和该全数据锁存器的关系。
[0013]图7以一实施例说明在一影像传感器中执行数字相关双倍取样的一示范性方法。
【具体实施方式】
[0014]CDS的先前技术范例通常发生于(i)该反射码值储存于内存内之后或(ii)储存于内存内之前。
[0015]图1说明在内存写入后执行⑶S的一系统100示范性方块图。系统100包括一像素103阵列102、列向选择逻辑104、行向选择逻辑106、个别模拟对数字转换器(ADC)级108、内存110和处理器116。列向和行向选择逻辑104、106操控阵列102内每一像素103的曝光以产生每一像素的原始模拟影像数据107。原始影像数据107接着透过ADC级108将模拟转换成数字。转换后数字影像数据接着如同数字像素影像数据112，譬如像每一像素103的一数字强度值，储存于内存110内。内存110更储存像素重设数据114，该像素重设数据用于(i)重设每一像素103和(ii)执行⑶S。处理器116从该重设数据114扣除该数字像素影像数据112后产生数字⑶S (DOTS)影像数据118以执行⑶S。
[0016]譬如ADC级108包括从阵列102读出数据行间特别一块的39个ADC。多个ADC级能读出该整个像素103的阵列102。此外，ADC级108具有一整体或局部计数器。整体计数器意指所有ADC分享单一计数器。另一方面，一局部计数器意指在ADC级108内每一个别ADC根据自行拥有的计数器来操作或是意指每一 ADCS 108根据一个别计数器来操作。由于耗损较多电力和使用过多空间，局部计数器并不可取。
[0017]如图1所示，在内存储存后使用DCDS具有许多缺点。譬如，尽管此法具有最少预先储存逻辑数量以及无需暂时锁存器储存和加法器逻辑以执行该CDS，系统100在内存110内需两倍该内存以在内存写入前执行DCDS。而且，非所有内存类型皆能如内存110—样使用。时常使用动态随机存取内存(DRAM)为内存110。然而，ADC级108通常以较DRAM内存读/写频率快更多的频率来操作。譬如，ADC级108以200MHz的频率输出，但是DRAM内存的读/写频率通常设上限在100MHz。一补偿此操作频率差异的方法是为使用SRAM。然而，SRAM较DRAM昂贵许多，因此通常不适合使用。而且，由上述讨论，直接写入SRAM需使用两倍内存，因其消耗过多面积以致于不适合密集式像机系统。
[0018]图2说明在内存写入前执行⑶S的一系统200示范性方块图。系统200包括影像传感器203的阵列202、列向选择逻辑204、行向选择逻辑206、模拟对数字转换器(ADC)级208、内存210。阵列202、像素203、列向选择逻辑204、行向选择逻辑206、ADC 208的每一者相似于图1的个别阵列102、像素103、列向选择逻辑104、行向选择逻辑105和ADC 108。因内存210可以是DRAM而非SRAM，内存210异于内存110。透过DOTS级290此差异是为允许，该级在写入影像数据至内存210前执行相关双倍取样。DCDS级290包括用于储存像素重设数据的重设数据锁存器214和用于暂存影像数据的像素数据锁存器212。
[0019]在操作上，原始像素数据207透过ADC级208将模拟转换成数字。ADC级208为相关双倍取样产生一可写输出211以用于(i)控制锁存器212和214内的特定锁存器以储存该数字像素影像数据和重设数据，以及(ii)选择从像素数据锁存器212而来的影像数据和从重设锁存器214而来的重设数据。透过CDS逻辑222以执行相关双倍取样，该逻辑从储存于锁存器214内的选定重设数据扣除储存于锁存器212内的选定像素数据209。
[0020]所有数字取样像素数据209皆储存于像素数据锁存器212。譬如，当ADC级208包括39个个别ADC组件以及每一数字取样像素数据209为十位，像素数据锁存器212至少必须为39x10。而且，对于该特定像素，每一重设讯号为十位，因此该重设锁存器也至少必须为39x10。因此，基于该数字取样像素数据209和重设数据的大尺寸(即大量位数)以完成该相关双倍取样，像素数据和重设锁存器212，214不幸地必须具有大型面积。此外，继续ADC级208内39