专利名称：化合物半导体外延基板的制造方法
技术领域：
本发明涉及化合物半导体外延基板的制造方法。详细地说，本发明涉及凹状缺陷少的化合物半导体外延基板的制造方法。
背景技术：
通过现有的气相外延成长法，特别是有机金属热分解法(MOCVD法)在单结晶基板上使外延层成长时，在外延层的表面，会有凸状缺陷或凹状缺陷生成。
凸状缺陷被称为泪状缺陷，小丘(hillock)，缺陷的直径大约10μm～大约30μm，高度为数十nm。凸状缺陷，虽然并非使器件的制作变得不可能，但是根据情况，使在制作工序中使用的光掩模损伤，或使图案发生偏移。为了抑制凸状缺陷的发生，而提出了控制单结晶基板的偏离角的方法(例如，特开平2-239188号公报，特开平8-78348号公报)。
另一方面，凹状缺陷，缺陷的直径为数μm，深度会到达单结晶基板和外延层的界面附近。由具有凹状缺陷的化合物半导体外延基板制造器件时，器件的成品率低。
另外，在所述的抑制凸状缺陷的发生的方法中，很难降低凹状缺陷。
发明内容
本发明的目的在于，提供一种凹状缺陷少的化合物半导体外延基板的制造方法。
本发明者们对抑制凹状缺陷的发生进行了刻意的研究的结果，完成了本发明。
即，本发明，提供一种化合物半导体外延基板的制造方法，其包括如下所述的工序，即在InP单结晶基板、或与InP单结晶基板晶格整合的外延层上，在V/III比10～100、成长温度630℃～700℃、成长速度0.6μm/h～2μm/h的条件下，通过外延成长，而形成InGaAs层。
另外，本发明提供一种化合物半导体外延基板的凹状缺陷生成的抑制方法，其包括如下所述的工序，即在InP单结晶基板、或与InP单结晶基板晶格整合的外延层上，在V/III比10～100、成长温度630℃～700℃、成长速度0.6μm/h～2μm/h的条件下，通过外延成长，而形成InGaAs层。
根据本发明的化合物半导体外延基板的制造方法，能够得到凹状缺陷少的化合物半导体外延基板。
另外，根据本发明的方法，能够抑制化合物半导体外延基板的凹状缺陷的生成。
图1表示根据本发明的制造方法得到的化合物半导体外延基板的截面图。
图2表示由实施例1得到的化合物半导体外延基板的截面图。
图3是由实施例1得到的化合物半导体外延基板表面的照片。
图4表示由实施例1得到的化合物半导体外延基板的InGaAs层的In组成分布。
图5表示由实施例2得到的化合物半导体外延基板的InGaAs层的In组成分布。
图6是由比较例2得到的化合物半导体外延基板表面的照片。
图7表示InGaAs层的成长温度、和所得的化合物半导体外延基板的表面缺陷密度的关系。
图8表示InGaAs层的成长速度、和所得的化合物半导体外延基板的表面缺陷密度的关系。
图9表示InGaAs层成长时的V/III比、和所得的化合物半导体外延基板的表面缺陷密度的关系。
具体实施例方式
化合物半导体外延基板的制造方法根据图1，说明本发明的化合物半导体外延基板的制造方法。图1表示由所述制造方法得到的化合物半导体外延基板(以下，简称为“外延基板”)1，外延基板1依序含有InP基板2、任意的InP层3、InGaAs层4以及任意的InP层5。
InP基板2，例如偏离角(从晶面方位(100)偏移)为大约5°以下，优选为0.5°以下的单结晶基板。InP基板2，从外延层的杂质摄取量的控制，还有半导体激光用途的观点出发，优选偏离角大约为0°的基板(最佳基板)。另外，优选基板的晶面方位精度为0.05°以内。
在InP基板2之上，优选形成与InP基板2晶格整合的层(例如，图1中的InP层3)。作为与InP基板2晶格整合的外延层，例如可以例举出InP、InGaAs、InAlAs、InGaAsP、GaAsSb。与InP基板2晶格整合的层，可以通过如MOCVD、分子线外延(molecular beam epitaxy)(以下，称为MBE)等的气相成长法形成。InP基板2的气相成长，可以由公知的条件进行。
InGaAs层4，位于InP基板2之上，或形成于InP基板2之上，形成在与InP基板2晶格整合的任意的外延层之上。InGaAs层4，例如，可以通过MOCVD、MBE等的气相成长法形成，优选由MOCVD法形成。
InGaAs层4的气相成长的V/III比，为10以上，优选为50以上，另外，在100以下，优选为70以下。若V/III比在所述范围内，则可以得到凹状缺陷少的外延基板。若V/III比低于10，则在外延层上产生V族空位，或发生III族元素占据V族位置的异位缺陷(antisite defect)。V族空位的发生，推断为V族元素的不足的影响。V/III比，是III-V族外延基板制造中的V族原料和III族原料的供给量的比。例如，在气相成长法中，作为原料的有机金属，从储存瓶或扩散器(bubbler)以气态供给。
在使用储存瓶时，原料气体的供给量，可以通过设于供给线路上的质量流(mass flow)控制器等流量控制装置进行控制。此时的原料气体的供给量，由(储存瓶内的原料气体浓度)×(原料气体流量)表示。
在使用扩散器时，原料气体的供给量，可以通过设于用于供给扩散器载气的供给线上的质量流控制器等的流量控制装置进行控制。此时的原料气体的供给量，由(运载气体(carrier gas)流量)×(扩散器内原料蒸气压)/(扩散器内压)表示。
V族原料，例如有氢化砷(AsH3等)。III族原料例如可以是如三甲基铟(TNIn)等铟化合物；三甲基镓(TMGa)、三乙基镓(TEGa)等镓化合物等。镓化合物，优选TMGa。通过使用TMGa，能够得到具有铟(In)的面内分布均一的外延层的外延基板。
InGaAs层4的气相成长的温度，为630℃以上，优选为640℃以上，更优选为650℃以上，另外，在700℃以下，优选为680℃以下，更优选为670℃以下。若温度在所述范围，则能够得到凹状缺陷少的外延基板。
InGaAs层4的气相成长的成长速度，为0.6μm/h以上，优选为0.8μm/h以上，另外，在2μm/h以下，优选为1.2μm/h以下。成长速度可以通过变更原料气体的供给量而进行调整。
在本发明的化合物半导体外延基板的制造方法中，在InGaAs层4之上，还可以形成有层，例如可以形成InP层5。InP层5，例如可以通过MOCVD、MBE等气相成长法形成。
化合物半导体外延基板的凹状缺陷的生成限制方法本发明的化合物半导体外延基板的凹状缺陷的生成限制方法，可以在单结晶InP基板之上，通过MOCVD、MBE等气相成长法，以与所述(V/III比、温度、成长速度、In原料、Ga原料、As原料)相同的条件形成InGaAs层，而抑制凹状缺陷的生成。单结晶InP基板，可以使用偏离角为大约5°以下，优选为0.5°以下的单结晶基板等。
化合物半导体外延基板本发明的化合物半导体外延基板，如图1所示，例如，依次含有InP基板2、任意的InP层3、InGaAs层4以及任意的InP层5。
InP基板2，例如厚度大约为250μm以上，大约700μm以下。含有InP层3的外延基板的情况，InP层3的厚度，例如大约为0μm以上，大约3μm以下。InGaAs层4，例如，厚度大约为0.1μm以上，大约6μm以下，In组成(In含有率)大约为0.51以上，优选为大约0.52以上，且大约0.53以下。另外，含有InP层5的外延基板的情况，InP层5的厚度，例如，大约0μm以上，大约2μm以下。
化合物半导体外延基板，例如，通过所述的化合物半导体外延基板的制造方法，可以得到。
(实施例)以下，通过实施例，对本发明进行详细的说明，但是本发明不受限于这些实施例。
(实施例1)如下制造图2所示层结构的p-I-n二极管制造用的化合物半导体外延基板1’。
在MOCVD薄膜制作装置内，放置晶面方位(100)的最佳基板，即，晶面方位精度为±0.05°以内，且直径大约为8cm的InP基板2’。
将装置内升温至660℃，导入PH3气体，在对InP基板2’进行表面处理后，作为原料使用TMIn，在InP基板2之上，形成厚度1μm的InP层3’。替代PH3气体而导入AsH3气体，原料TMIn以及TEGa、V/III比70、成长温度660℃、成长速度1μm/h，以此条件形成厚度3μm的InGaAs层4’。接着，替换AsH3气体而导入PH3气体，形成厚度1μm的InP层5’。
所得到的外延基板的(InP层5’的)表面，为良好，没有观察到凹状缺陷。图3中表示表面的照片。表面观察使用微分干涉显微镜而进行。图4中表示所得到的外延基板的InGaAs层4的In组成分布。图4中，纵轴为In组成(含有率(％))。In组成分布通过高分解能X线装置而求出。
(实施例2)除了将InGaAs层4的形成中使用的Ga原料，从TEGa变更为TMGa以外，进行与实施例1相同的操作，得到外延基板。
所得到的外延基板的表面，为良好，没有观察到凹状缺陷。图5中表示所得到的外延基板的InGaAs层4的In组成分布。
(实施例3)除了将InGaAs层4的形成条件，变更为V/III比20、成长温度690℃、成长速度2μm/h以外，进行与实施例2相同的操作，得到外延基板。所得到的外延基板的表面，为良好，没有观察到凹状缺陷。
(比较例1)除了将InGaAs层4的形成条件，变更为V/III比70、成长温度620℃、成长速度1μm/h以外，进行与实施例1相同的操作，得到外延基板。所得到的外延基板的表面，为不合格，观察到很多凹状缺陷。
(比较例2)除了将InGaAs层4的形成条件，变更为V/III比70、成长温度620℃、成长速度3μm/h以外，进行与实施例1相同的操作，得到外延基板。所得到的外延基板的表面，为不合格，观察到很多凹状缺陷。图6中表示表面的照片。
(比较例3)除了将InGaAs层4的形成条件，变更为V/III比120、成长温度620℃、成长速度1μm/h以外，进行与实施例2相同的操作，得到外延基板。所得到的外延基板的表面，为不合格，观察到很多凹状缺陷。
(实验例1)在MOCVD薄膜制作装置内，放置晶面方位(100)的最佳基板，即，晶面方位精度为±0.05°以内，且直径大约为8cm的InP基板2’。
将装置内升温至660℃，导入PH3气体，在对InP基板2’进行表面处理后，作为原料使用TMIn，在InP基板2’之上，形成厚度1μm的InP层3。替代PH3气体而导入AsH3气体，原料TMIn以及TEGa、V/III比63.4、成长温度660～700℃、成长速度1μm/h，以此条件形成厚度为3μm，In组成为0.53的InGaAs层4’。接着，替换AsH3气体而导入PH3气体，形成厚度1μm的InP层5’。将成长温度在所述范围内变更，分别得到外延基板1’。
图2中表示所得到的外延基板的(InP层5’的)表面的凹状缺陷密度。凹状缺陷密度，通过表面缺陷测定装置(surfscan6220)测定。
(实验例2)除了将InGaAs层4的形成条件，变更为V/III比63.4、成长温度650℃、成长速度0.5～3μm/h以外，进行与实验例1相同的操作。将成长速度在所述范围内变更，分别得到外延基板。图3中表示所得的外延基板的表面的凹状缺陷密度。
(实验例3)除了将InGaAs层4的形成条件，变更为V/III比30～112、成长温度650℃、成长速度1μm/h以外，进行与实验例1相同的操作。将V/III比在所述范围内变更，分别得到外延基板。图4中表示所得的外延基板的表面的凹状缺陷密度。
权利要求
1.一种化合物半导体外延基板的制造方法，其中，包括如下所述的工序在InP单结晶基板、或与InP单结晶基板晶格整合的层上，通过外延成长，在V/III比10～100、成长温度630℃～700℃、成长速度0.6μm/h～2μm/h的条件下，形成InGaAs层。
2.根据权利要求1所述的方法，其中，InP单结晶基板，在晶面方位(100)方向，晶面方位精度在±0.05°以内。
3.根据权利要求1或2所述的方法，其中，外延成长通过MOCVD进行。
4.根据权利要求1～3中任一项所述的方法，其中，外延成长所用的镓原料为三甲基镓、三乙基镓。
5.根据权利要求1～4中任一项所述的方法，其中，外延成长所用的铟原料为三甲基铟。
6.根据权利要求1～5中任一项所述的方法，其中，外延成长所用的砷原料为氢化砷。
7.一种化合物半导体外延基板的凹状缺陷生成的抑制方法，其中，包括如下所述的工序在InP单结晶基板、或与InP单结晶基板晶格整合的层上，通过外延成长，在V/III比10～100、成长温度630℃～700℃、成长速度0.6μm/h～2μm/h的条件下，形成InGaAs层。
8.一种化合物半导体外延基板，其中，通过权利要求1～6中任一项所述的方法得到。
全文摘要
本发明提供一种凹状缺陷少的化合物半导体外延基板的制造方法。化合物半导体外延基板的凹状缺陷生成的抑制方法，其包括如下所述工序，即在InP单结晶基板、或与InP单结晶基板晶格整合的外延层上，在V/III比10～100、成长温度630℃～700℃、成长速度0.6μm/h～2μm/h的条件下，通过外延成长，而形成InGaAs层。
文档编号C30B25/02GK1879198SQ20048003304
公开日2006年12月13日 申请日期2004年11月8日 优先权日2003年11月12日
发明者小广健司, 高田朋幸 申请人:住友化学株式会社