一种阵列基板、检测电路及其断路和短路检测方法与流程

本发明涉及显示设备技术领域，更具体地说，涉及一种阵列基板、检测电路及其断路和短路检测方法。

背景技术：

现有技术中，先在同一基板上同时制作多个阵列单元，然后在制作完成后对阵列单元进行切割，形成一个个独立的阵列基板。之后，再将阵列基板与电子纸膜进行粘贴形成电子纸显示装置。但是，在阵列基板的切割和搬运的过程中，很容易划伤阵列基板上的走线等，如栅极线和数据线等，造成走线出现断路或短路的情况，影响显示装置的正常显示。

技术实现要素：

有鉴于此，本发明提供了一种阵列基板、检测电路及其断路和短路检测方法，以检测阵列基板上的走线，避免走线出现断路或短路的情况。

为实现上述目的，本发明提供如下技术方案：

一种检测电路，应用于阵列基板，所述阵列基板包括多条走线，所述检测电路包括多个第一开关管、多个第二开关管、多个第一器件、第一输入端至第六输入端、第一输出端和第二输出端；

所述第一器件的阻抗大于所述第一开关管的阻抗，所述第一器件的第一端与所述第一输入端电连接，所述第一器件的第二端与所述走线的第一端电连接；

所述第一开关管的控制端与所述第二输入端电连接，所述第一开关管的第一端与所述走线的第二端电连接，与奇数条走线电连接的所述第一开关管的第二端与所述第三输入端电连接，与偶数条走线电连接的所述第二开关管的第二端与第四输入端电连接；

所述第二开关管的控制端与所述走线的第一端电连接，与奇数条走线电连接的所述第二开关管的第一端与所述第五输入端电连接，与偶数条走线电连接的所述第二开关管的第一端与所述第六输入端电连接，与奇数条走线电连接的所述第二开关管的第二端与所述第一输出端电连接，与偶数条走线电连接的所述第二开关管的第二端与所述第二输出端电连接。

一种阵列基板，包括所述的检测电路。

一种断路检测方法，应用于所述的检测电路，包括：

清零时段，向第一输入端、第二输入端、第三输入端和第四输入端输入第一电平信号、向第五输入端和第六输入端输入第二电平信号；

检测时段，向第一输入端、第二输入端、第五输入端和第六输入端输入第一电平信号、向第三输入端和第四输入端输入第二电平信号，检测所述第一输出端和第二输出端输出的信号是否为第二电平信号，若是第二电平信号，则所述多条走线都为通路，若是第一电平信号，则至少一条所述走线为断路。

一种短路检测方法，应用于所述的检测电路，包括：

清零时段，向第二输入端和第三输入端输入第一电平信号、向第一输入端和第五输入端输入第二电平信号；

检测时段，向第二输入端、第四输入端和第五输入端输入第一电平信号、向第一输入端输入第二电平信号，检测所述第一输出端输出的信号是否为第二电平信号，若是第二电平信号，则所述多条走线都为通路，若是第一电平信号，则至少两条所述走线短路。

与现有技术相比，本发明所提供的技术方案具有以下优点：

本发明所提供的阵列基板、检测电路及其断路和短路检测方法，向第一输入端、第二输入端、第五输入端和第六输入端输入第一电平信号、向第三输入端和第四输入端输入第二电平信号，检测第一输出端和第二输出端输出的信号是否为第二电平信号，即可判断走线是否为断路；向第二输入端、第四输入端和第五输入端输入第一电平信号、向第一输入端输入第二电平信号，检测第一输出端输出的信号是否为第二电平信号，即可判断走线是否为短路，从而避免了阵列基板上的走线短路或断路而影响显示装置的正常显示。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为本发明实施例提供的一种检测电路的结构示意图；

图2为图1所示的检测电路在进行断路检测时的信号时序图；

图3为图1所示的检测电路在进行短路检测时的信号时序图；

图4为本发明实施例提供的另一种检测电路的结构示意图；

图5为本发明实施例提供的一种阵列基板的平面结构示意图；

图6为本发明实施例提供的一种断路检测方法的流程图；

图7为本发明实施例提供的一种短路检测方法的流程图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例提供了一种检测电路，如图1所示，图1为本发明实施例提供的一种检测电路的结构示意图，该检测电路应用于包括多条走线S1～Sn的阵列基板，即该检测电路应用于检测阵列基板上的走线S1～Sn是否出现短路或断路的情况。可选的，本实施例中的走线为阵列基板上的栅极线或数据线。

如图1所示，该检测电路包括多个第一开关管K1、多个第二开关管K2、多个第一器件T、第一输入端IN1至第六输入端IN6、第一输出端OUT1和第二输出端OUT2。

其中，第一器件T的阻抗大于第一开关管K1的阻抗，第一器件T的第一端与第一输入端IN1电连接，第一器件T的第二端与走线的第一端电连接，即多个第一器件T的第二端分别与多个走线S1～Sn的第一端一一对应电连接。

第一开关管K1的控制端与第二输入端IN2电连接，第一开关管K1的第一端与走线的第二端电连接，即多个第一开关管K1的第一端分别与走线S1～Sn的第一端一一对应电连接。与奇数条走线电连接的第一开关管K1的第二端与第三输入端IN3电连接，与偶数条走线电连接的第二开关管K2的第二端与第四输入端IN4电连接，即与走线S1、S3、S5…Sn-1电连接的第一开关管K1的第二端与第三输入端IN3电连接，与走线S2、S4、S6…Sn电连接的第二开关管K2的第二端与第四输入端IN4电连接。其中，本实施例中以n为偶数为例进行说明，但是，本发明并不仅限于此，在其他实施例中，n还可以为奇数。

第二开关管K2的控制端与走线的第一端电连接，与奇数条走线电连接的第二开关管K2的第一端与第五输入端IN5电连接，与偶数条走线电连接的第二开关管K2的第一端与第六输入端IN6电连接，与奇数条走线电连接的第二开关管K2的第二端与第一输出端OUT1电连接，与偶数条走线电连接的第二开关管K2的第二端与第二输出端OUT2电连接，即与走线S1、S3、S5…Sn-1电连接的第二开关管K2的第一端与第五输入端IN5电连接、第二端与第一输出端OUT1电连接，与走线S2、S4、S6…Sn电连接的第二开关管K2的第一端与第六输入端IN6电连接、第二端与第二输出端OUT2电连接。

参考图2，图2为图1所示的检测电路在进行断路检测时的信号时序图，其中，在对阵列基板上的走线进行检测之前，需要对走线中的电荷进行清零，以避免走线中的电荷影响检测结果。即在对阵列基板上的走线进行检测时，先进入清零时段T1，再进入检测时段T2。

对阵列基板上走线S1～Sn的检测过程包括：清零时段T1，向第一输入端IN1、第二输入端IN2、第三输入端IN3和第四输入端IN4输入第一电平信号、向第五输入端IN5和第六输入端IN6输入第二电平信号；检测时段T2，向第一输入端IN1、第二输入端IN2、第五输入端IN5和第六输入端IN6输入第一电平信号、向第三输入端IN3和第四输入端IN4输入第二电平信号，检测第一输出端OUT1和第二输出端OUT2输出的信号是否为第二电平信号，若是第二电平信号，则多条走线都为通路，若是第一电平信号，则至少一条走线为断路。

本实施例中，第一开关管K1和第二开关管K2都为PMOS晶体管；或者，第一开关管K1和第二开关管K2都为NMOS晶体管。并且，当第一开关管K1和第二开关管K2都为PMOS晶体管时，第一电平信号为高电平信号，第二电平信号为低电平信号；当第一开关管K1和第二开关管K2都为NMOS晶体管时，第一电平信号为低电平信号，第二电平信号为高电平信号。本实施例中仅以第一开关管K1和第二开关管K2为NMOS晶体管、第一电平信号为高电平信号VGH、第二电平信号为低电平信号VGL为例进行说明。

在清零时段T1，向第一输入端IN1输入高电平信号VGH后，第二开关管K2的控制端的电位为高电位，使得第二开关管K2处于导通状态。向第二输入端IN2输入高电平信号VGH后，使得第一开关管K1导通，基于此，第三输入端IN3和第四输入端IN4输入的高电平信号VGH使得第二开关管K2的控制端的电位保持在高电位，使得第二开关管K2保持在导通状态，使得第五输入端IN5输入的低电平信号VGL传输至第一输出端OUT1、第六输入端IN6输入的低电平信号VGL传输至第二输出端OUT2。

在检测时段T2，向第三输入端IN3和第四输入端IN4输入低电平信号VGL后，若走线的第一端和第二端之间是通路，则第二开关管K2控制端的电位会被拉低，第二开关管K2关闭，此时，第一输出端OUT1和第二输出端OUT2仍保持在低电位，即第一输出端OUT1和第二输出端OUT2输出的仍是低电平信号VGL，若任一走线的第一端和第二端之间是断路，则第二开关管K2控制端的电位不会被拉低，此时，该断路上的第二开关管K2仍处于导通状态，使得第五输入端IN5输入的高电平信号VGH传输至第一输出端OUT1、第六输入端IN6输入的高电平信号VGH传输至第二输出端OUT2。

基于此，若检测出第一输出端OUT1和第二输出端OUT2输出的信号是低电平信号VGL，则多条走线都为通路，若是高电平信号VGH，则至少一条走线为断路。

在该检测过程中，由于第三输入端IN3与第四输入端IN4输入的信号相同，第五输入端IN5和第六输入端IN6输入的信号相同，因此，第三输入端IN3可以与第四输入端IN4电连接，第五输入端IN5可以与第六输入端IN6电连接。并且，第一输入端OUT1也可以与第二输出端OUT2电连接，以同时判断多条走线中是否存在断路。

参考图3，图3为图1所示的检测电路在进行短路检测时的信号时序图，在清零时段T1，向第二输入端IN2和第三输入端IN3输入第一电平信号、向第一输入端IN1和第五输入端IN5输入第二电平信号；在检测时段T2，向第二输入端IN2、第四输入端IN4和第五输入端IN5输入第一电平信号、向第一输入端IN1输入第二电平信号，检测第一输出端OUT1输出的信号是否为第二电平信号，若是第二电平信号，则多条走线都为通路，若是第一电平信号，则至少两条走线短路。

同样，以第一开关管K1和第二开关管K2都为NMOS晶体管、第一电平信号为高电平信号VGH、第二电平信号为低电平信号VGL为例进行说明，在清零时段T1，第四输入端IN4和第六输入端IN6悬空即不输入信号，向第二输入端IN2输入高电平信号VGH后，使得第一开关管K1导通，使得第三输入端IN3输入的高电平信号VGH传输至与奇数条走线相连的第二开关管K2，将与奇数条走线相连的第二开关管K2的控制端的电位拉高，使得与奇数条走线相连的第二开关管K2导通，进而使得第五输入端IN5输入的低电平信号VGL传输至第一输出端OUT1。

在检测阶段T2，第三输入端IN3和第六输入端IN6悬空，与奇数条走线相连的第二开关管K2的控制端的电位被第一输入端IN1拉低，向第四输入端IN4输入高电平信号VGH后，若与奇数条走线与相邻的偶数条走线之间没有短路，则与奇数条走线相连的第二开关管K2的控制端的电位为低电位，与奇数条走线相连的第二开关管K2处于关闭状态，第一输出端OUT1仍保持在低电位，即第一输出端OUT1输出的信号为低电平信号VGL，若与奇数条走线与相邻的偶数条走线之间短路，则第四输入端IN4输入的高电平信号VGH传输至与奇数条走线相连的第二开关管K2的控制端，使得与奇数条走线相连的第二开关管K2导通，进而使得第五输入端IN5输入的高电平信号VGH传输至第一输出端OUT1，即第一输出端OUT1输出的信号为高电平信号VGH。基于此，检测第一输出端OUT1输出的信号是否为低电平信号VGL，若是低电平信号VGL，则多条走线都为通路，若是高电平信号VGH，则至少两条走线短路。

当然，在本发明的其他实施例中，可以通过向与偶数条走线相连的第二开关管K2输入信号以及判断第二输出端OUT2输出的信号是否为低电平信号VGL，来判断多条走线是否为通路，其判断原理相同，在此不再赘述。

本实施例中，第一器件T为防静电器件。其中，通过将防静电器件的一端与第一输入端IN1电连接，并通过第一输入端IN1向防静电器件输入电平信号来避免防静电器件漏电影响检测结果。

当然，本发明并不仅限于此，在其他实施例中，如图4所示，图4为本发明实施例提供的另一种检测电路的结构示意图，第一器件T为第三开关管，基于此，该检测电路还包括第七输入端IN7，第七输入端IN7与第三开关管的控制端电连接。并且，在清零时段T1和检测时段T2，向第七输入端IN7输入控制信号，控制第三开关管导通。其中，第三开关管为PMOS晶体管或NMOS晶体管。

本实施例中，由于第一器件T的阻抗大于第一开关管K1的阻抗，因此，第二开关管K2控制端的电位可以被第一开关管K1输入到走线中的信号拉低或拉高。若要保证第一器件T为高阻抗器件，则第一器件T中薄膜晶体管的宽长比不能太大，可控制在10/6～18/6范围内，若要保证第一开关管K1为低阻抗器件，则第一开关管K1的宽长比不能太小，可控制在大于或等于80/6的范围内。

并且，当第一器件T为防静电器件时，其防静电级数也不能太小，级数需要大于或等于2级。当然，第一器件T中薄膜晶体管的宽长比和防静电级数等需根据第一器件T两端施加的信号大小来决定。为了提高第一器件T的阻抗，可将第一器件T一端的电压控制在小于-10V的范围内，将第一器件T另一端的电压控制在15v～20v的范围内。

此外，为了使第一输出端OUT1和第二输出端OU2在清零时段T1和检测时段T2的高电平信号VGH和低电平信号VGL差别比较明显，需保证第二开关管K2的阻抗小于第一器件T的阻抗，可选的，其宽长比可控制在小于或等于10/6的范围内。

本发明实施例所提供的检测电路，向第一输入端、第二输入端、第五输入端和第六输入端输入第一电平信号、向第三输入端和第四输入端输入第二电平信号，检测第一输出端和第二输出端输出的信号是否为第二电平信号，即可判断走线是否为断路；向第二输入端、第四输入端和第五输入端输入第一电平信号、向第一输入端输入第二电平信号，检测第一输出端输出的信号是否为第二电平信号，即可判断走线是否为短路，从而避免了阵列基板上的走线短路或断路而影响显示装置的正常显示。

本发明实施例还提供了一种阵列基板，该阵列基板包括上述任一实施例提供的检测电路，本实施例中，仅以走线为数据线为例进行说明。

参考图5，图5为本发明实施例提供的一种阵列基板的平面结构示意图，该阵列基板包括多条栅极线10、多条数据线11以及由多条栅极线10和多条数据线11绝缘交叉限定出的多个像素单元，其中，每个像素单元都包括薄膜晶体管120和像素电极121，该薄膜晶体管120的栅极与栅极线10电连接、源极与数据线11电连接、漏极与像素电极121电连接。

其中，第一器件T的第一端与第一输入端IN1电连接，第一器件T的第二端与数据线11的第一端电连接。第一开关管K1的控制端与第二输入端IN2电连接，第一开关管K1的第一端与数据线11的第二端电连接，与奇数条数据线11电连接的第一开关管K1的第二端与第三输入端IN3电连接，与偶数条数据线11电连接的第二开关管K2的第二端与第四输入端IN4电连接。第二开关管K2的控制端与数据线11的第一端电连接，与奇数条数据线11电连接的第二开关管K2的第一端与第五输入端IN5电连接，与偶数条数据线11电连接的第二开关管K2的第一端与第六输入端IN6电连接，与奇数条数据线11电连接的第二开关管K2的第二端与第一输出端OUT1电连接，与偶数条数据线11电连接的第二开关管K2的第二端与第二输出端OUT2电连接。

本发明实施例所提供的阵列基板，通过检测电路可以检测数据线和栅极线等走线是否存在断路或短路，从而避免了阵列基板上的走线短路或断路而影响显示装置正常显示的问题。

本发明实施例还提供了一种断路检测方法，应用于上述实施例提供的检测电路，如图6所示，图6为本发明实施例提供的一种断路检测方法的流程图，该断路检测方法包括：

S101：清零时段，向第一输入端、第二输入端、第三输入端和第四输入端输入第一电平信号、向第五输入端和第六输入端输入第二电平信号；

S102：检测时段，向第一输入端、第二输入端、第五输入端和第六输入端输入第一电平信号、向第三输入端和第四输入端输入第二电平信号；

S103：检测所述第一输出端和第二输出端输出的信号是否为第二电平信号，若是第二电平信号，则进入S104，若是第一电平信号，则进入S105；

S104：判定所述多条走线都为通路；

S105：判定至少一条所述走线为断路。

参考图1和图2，本实施例中的第一开关管K1和第二开关管K2都为PMOS晶体管；或者，第一开关管K1和第二开关管K2都为NMOS晶体管。并且，当第一开关管K1和第二开关管K2都为PMOS晶体管时，第一电平信号为高电平信号，第二电平信号为低电平信号；当第一开关管K1和第二开关管K2都为NMOS晶体管时，第一电平信号为低电平信号，第二电平信号为高电平信号。本实施例中仅以第一开关管K1和第二开关管K2为NMOS晶体管、第一电平信号为高电平信号VGH、第二电平信号为低电平信号VGL为例进行说明。

在清零时段T1，向第一输入端IN1输入高电平信号VGH后，第二开关管K2的控制端的电位为高电位，使得第二开关管K2处于导通状态。向第二输入端IN2输入高电平信号VGH后，使得第一开关管K1导通，基于此，第三输入端IN3和第四输入端IN4输入的高电平信号VGH使得第二开关管K2的控制端的电位保持在高电位，使得第二开关管K2保持在导通状态，使得第五输入端IN5输入的低电平信号VGL传输至第一输出端OUT1、第六输入端IN6输入的低电平信号VGL传输至第二输出端OUT2。

在检测时段T2，向第三输入端IN3和第四输入端IN4输入低电平信号VGL后，若走线的第一端和第二端之间是通路，则第二开关管K2控制端的电位会被拉低，第二开关管K2关闭，此时，第一输出端OUT1和第二输出端OUT2仍保持在低电位，即第一输出端OUT1和第二输出端OUT2输出的仍是低电平信号VGL，若任一走线的第一端和第二端之间是断路，则第二开关管K2控制端的电位不会被拉低，此时，该断路上的第二开关管K2仍处于导通状态，使得第五输入端IN5输入的高电平信号VGH传输至第一输出端OUT1、第六输入端IN6输入的高电平信号VGH传输至第二输出端OUT2。

基于此，若检测出第一输出端OUT1和第二输出端OUT2输出的信号是低电平信号VGL，则多条走线都为通路，若是高电平信号VGH，则至少一条走线为断路。

本实施例中的第一器件T可以为防静电器件，也可以为薄膜晶体管。参考图4，当所第一器件T为第三开关管时，本实施例中的断路检测方法还包括：

在清零时段和检测时段，向第七输入端输入控制信号，控制第三开关管导通。

本发明实施例所提供的断路检测方法，向第一输入端、第二输入端、第五输入端和第六输入端输入第一电平信号、向第三输入端和第四输入端输入第二电平信号，检测第一输出端和第二输出端输出的信号是否为第二电平信号，即可判断走线是否为断路，从而避免了阵列基板上的走线断路而影响显示装置的正常显示。

本发明实施例还提供了一种短路检测方法，应用于上述任一检测电路，如图7所示，图7为本发明实施例提供的一种短路检测方法的流程图，该断路检测方法包括：

S201：清零时段，向第二输入端和第三输入端输入第一电平信号、向第一输入端和第五输入端输入第二电平信号；

S202：检测时段，向第二输入端、第四输入端和第五输入端输入第一电平信号、向第一输入端输入第二电平信号；

S203：检测所述第一输出端输出的信号是否为第二电平信号，若是第二电平信号，则进入S204，若是第一电平信号，则进入S205；

S204：判定所述多条走线都为通路；

S205：判定至少两条所述走线短路。

本实施例中的第一开关管K1和第二开关管K2都为PMOS晶体管；或者，第一开关管K1和第二开关管K2都为NMOS晶体管。并且，当第一开关管K1和第二开关管K2都为PMOS晶体管时，第一电平信号为高电平信号，第二电平信号为低电平信号；当第一开关管K1和第二开关管K2都为NMOS晶体管时，第一电平信号为低电平信号，第二电平信号为高电平信号。本实施例中仅以第一开关管K1和第二开关管K2为NMOS晶体管、第一电平信号为高电平信号VGH、第二电平信号为低电平信号VGL为例进行说明。

参考图1和图3，在清零时段T1，向第二输入端IN2输入高电平信号VGH后，使得第一开关管K1导通，使得第三输入端IN3输入的高电平信号VGH传输至与奇数条走线相连的第二开关管K2，将与奇数条走线相连的第二开关管K2的控制端的电位拉高，使得与奇数条走线相连的第二开关管K2导通，进而使得第五输入端IN5输入的低电平信号VGL传输至第一输出端OUT1。

在检测阶段T2，第三输入端IN3悬空，与奇数条走线相连的第二开关管K2的控制端的电位被第一输入端IN1拉低，向第四输入端IN4输入高电平信号VGH后，若与奇数条走线与相邻的偶数条走线之间没有短路，则与奇数条走线相连的第二开关管K2的控制端的电位为低电位，与奇数条走线相连的第二开关管K2处于关闭状态，第一输出端OUT1仍保持在低电位，即第一输出端OUT1输出的信号为低电平信号VGL，若与奇数条走线与相邻的偶数条走线之间短路，则第四输入端IN4输入的高电平信号VGH传输至与奇数条走线相连的第二开关管K2的控制端，使得与奇数条走线相连的第二开关管K2导通，进而使得第五输入端IN5输入的高电平信号VGH传输至第一输出端OUT1，即第一输出端OUT1输出的信号为高电平信号VGH。基于此，检测第一输出端OUT1输出的信号是否为低电平信号VGL，若是低电平信号VGL，则多条走线都为通路，若是高电平信号VGH，则至少两条走线短路。

同样，参考图4，当所第一器件T为第三开关管时，本实施例中的短路检测方法还包括：

在清零时段和检测时段，向第七输入端输入控制信号，控制第三开关管导通。

本发明实施例所提供的短路检测方法，向第二输入端、第四输入端和第五输入端输入第一电平信号、向第一输入端输入第二电平信号，检测第一输出端输出的信号是否为第二电平信号，即可判断走线是否为短路，从而避免了阵列基板上的走线短路而影响显示装置的正常显示。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。