一种GOA驱动电路的制作方法

本发明属于液晶显示领域，尤其涉及一种GOA驱动电路。

背景技术：

传统的液晶显示器的驱动电路一般为外部搭载的集成电路模组的形式，如普遍采用的TAB(Tape Automated Bonding)封装结构。而随着具有超高载流子迁移率特性的低温多晶硅(LTPS，Low Temperature Poly silicon)半导体薄膜晶体管的发展，基于面板周边的集成电路技术逐渐成为研究的焦点，其中典型的应用是阵列基板行驱动技术(GOA，Gate Driver On Array)。

GOA驱动电路是利用液晶显示器Array制程将行(Gate)扫描驱动信号电路制作在阵列基板上来实现对像素单元的逐行驱动扫描。GOA驱动电路不仅能够减少外接集成电路的焊接工序，提高集成度，还可以提升产能降低生产成本，是中小尺寸液晶显示产品(例如手机，PDA等)的首选。另外，随着手机智能化进程日益加快，中小尺寸液晶显示设备的触控技术也需要得到相应的技术支持，因此对驱动电路提出了更多要求。

由于液晶显示器采用的是逐行扫描，因此一行像素单元在一帧画面的显示中，仅在对其进行扫描时才处于开启状态，在对其他像素单元进行扫描时需要处于关闭状态，现有的GOA驱动电路一般以专门设置的维持电路来使像素单元保持关闭的状态。但由于晶体管的参数具有很大的分散性，且长期工作后其性能有可能受到影响进一步使其参数改变，使得维持电路中一些关键电路节点的电压在电路长时间工作后会发生变化，严重时将导致维持功能的实效，进而影响GOA驱动电路的稳定性。

本发明针对上述问题提出解决方案，提出一种能够稳定输出的GOA驱动电路。

技术实现要素：

本发明所要解决的技术问题之一是需要提供一种能够稳定输出的GOA驱动电路。

为了解决上述技术问题，本申请的实施例提供了一种GOA驱动电路，由多级GOA驱动单元级联构成，每一级GOA驱动单元用于驱动一行像素单元，所述GOA驱动单元包括：上拉控制单元，接收前一级GOA驱动单元的行扫描信号，生成控制上拉单元动作的扫描控制信号；上拉单元，与所述上拉控制单元相连接，根据接收的扫描控制信号将本级GOA驱动单元的扫描时钟信号转化为行扫描信号；下拉单元，与所述上拉控制单元和上拉单元相连接，基于后一级GOA驱动单元的扫描时钟信号将所述扫描控制信号和行扫描信号下拉至低电平；下拉维持单元，与所述上拉控制单元和上拉单元相连接，用于在非本行像素单元的行扫描期间将所述扫描控制信号和行扫描信号维持在低电平。

优选地，所述上拉控制单元包括上拉控制晶体管，所述上拉控制晶体管的栅极与漏极连接在一起以接收前一级GOA驱动单元的行扫描信号，其源极与所述上拉单元相连接。

优选地，所述上拉单元包括：上拉晶体管，所述上拉晶体管的栅极与所述上拉控制晶体管的源极相连接，其漏极与本级GOA驱动单元的扫描时钟信号相连接，其源极生成并输出行扫描信号；自举电容，其两端并联接在所述上拉晶体管的栅极与源极，用于在输出行扫描信号时抬升所述扫描控制信号以保证上拉晶体管的可靠输出。

优选地，所述下拉单元包括第一下拉晶体管与第二下拉晶体管，所述第一下拉晶体管和第二下拉晶体管的漏极分别连接行扫描信号和扫描控制信号；所述第一下拉晶体管的栅极与第二下拉晶体管的栅极相连接，同时接收后一级GOA驱动单元的扫描时钟信号；所述第一下拉晶体管的源极与第二下拉晶体管的源极相连接，同时连接直流下拉电压。

优选地，所述下拉维持单元包括第一下拉维持单元与第二下拉维持单元，由第一下拉控制信号与第二下拉控制信号控制所述第一下拉维持单元与第二下拉维持单元交替工作。

优选地，所述第一下拉维持单元包括：第一晶体管，其栅极与漏极相连接，共同接收第一下拉控制信号，其源极与第二晶体管的漏极相连接；第二晶体管，其栅极与所述扫描控制信号相连接，其源极与直流下拉电压相连接；第三晶体管，其栅极和漏极分别与所述第二晶体管的漏极和所述第一晶体管的漏极相连接，其源极与第四晶体管的漏极相连接；第四晶体管，其栅极与所述第二晶体管的栅极相连接，其源极与直流下拉电压相连接；第五晶体管，其漏极与所述行扫描信号相连接；第六晶体管，其漏极与所述扫描控制信号相连接；所述第五晶体管与所述第六晶体管的栅极共同连接于所述第四晶体管的漏极，其源极共同连接于直流下拉电压。

优选地，所述第二下拉维持单元具有与所述第一下拉维持单元相同的结构，并将所述第一下拉控制信号替换为第二下拉控制信号。

优选地，所述第一下拉控制信号与第二下拉控制信号交替为高电平和低电平。

优选地，所述第一下拉控制信号与第二下拉控制信号的频率小于所述GOA驱动电路的扫描时钟信号的频率。

优选地，采用四组扫描时钟信号对所述GOA驱动电路进行驱动，其中，第一组扫描时钟信号连接第4n+1行GOA驱动单元，第二组扫描时钟信号连接第4n+2行GOA驱动单元，第三组扫描时钟信号连接第4n+3行GOA驱动单元，第四组扫描时钟信号连接第4n+4行GOA驱动单元，n为大于等于0的整数；所述第一组扫描时钟信号、第二组扫描时钟信号、第三组扫描时钟信号及第四组扫描时钟信号的周期相等，且其占空比均为1/4；所述第一组扫描时钟信号、第二组扫描时钟信号、第三组扫描时钟信号及第四组扫描时钟信号中后一组扫描时钟信号依次较前一组扫描时钟信号的相位滞后1/4周期。

与现有技术相比，上述方案中的一个或多个实施例可以具有如下优点或有益效果：

通过采用多组扫描时钟信号以及利用后一级的扫描时钟信号对扫描控制信号和行扫描信号进行控制，使得GOA驱动电路每经过一定的扫描时间就能够对扫描控制信号和行扫描信号下拉一次，使得电路中关键点的电位更加可靠，进而提高了GOA驱动电路输出波形的稳定性。

本发明的其他优点、目标，和特征在某种程度上将在随后的说明书中进行阐述，并且在某种程度上，基于对下文的考察研究对本领域技术人员而言将是显而易见的，或者可以从本发明的实践中得到教导。本发明的目标和其他优点可以通过下面的说明书，权利要求书，以及附图中所特别指出的结构来实现和获得。

附图说明

附图用来提供对本申请的技术方案或现有技术的进一步理解，并且构成说明书的一部分。其中，表达本申请实施例的附图与本申请的实施例一起用于解释本申请的技术方案，但并不构成对本申请技术方案的限制。

图1为根据本发明一实施例的GOA驱动电路的单级驱动单元的结构示意图；

图2为根据本发明一实施例的GOA驱动电路的级联结构示意图；

图3为根据本发明一实施例的GOA驱动电路工作时的信号波形示意图。

具体实施方式

以下将结合附图及实施例来详细说明本发明的实施方式，借此对本发明如何应用技术手段来解决技术问题，并达成相应技术效果的实现过程能充分理解并据以实施。本申请实施例以及实施例中的各个特征，在不相冲突前提下可以相互结合，所形成的技术方案均在本发明的保护范围之内。

图1为根据本发明一实施例的GOA驱动电路中的一级驱动单元的结构示意图，如图所示，该GOA驱动单元的主要结构包括上拉控制单元110，上拉单元120，下拉单元130和下拉维持单元140。

其中，上拉控制单元110接收前一级GOA驱动单元的行扫描信号，生成控制上拉单元120动作的扫描控制信号Q(N)。上拉单元120与上拉控制单元110相连接，根据接收的扫描控制信号Q(N)将扫描时钟信号CLK转化为行扫描信号G(N)。下拉单元130分别与上拉控制单元110和上拉单元120相连接，其能够接收后一级GOA驱动单元的扫描时钟信号，并根据后一级GOA驱动单元的扫描时钟信号将扫描控制信号Q(N)和行扫描信号G(N)下拉至低电平。下拉维持单元140与上拉控制单元110和上拉单元120相连接，用于在非本行像素单元的行扫描期间将扫描控制信号Q(N)和行扫描信号G(N)维持在低电平。

具体的，上拉控制单元110主要用于控制上拉单元120的开启时间，实现液晶面板的逐行扫描。上拉控制单元110可以由上拉控制晶体管T11构成。从图1中可以看出，该上拉控制晶体管T11的栅极与漏极连接在一起，共同接收前一级GOA驱动单元的行扫描信号G(N-1)，在G(N-1)为高电平时，T11的源极生成并输出扫描控制信号Q(N)。

扫描控制信号Q(N)负责整个栅极驱动单元的正确工作时序。当行扫描进行到第N级时，Q(N)为高电平，可用于开启上拉单元120输出行扫描信号G(N)。当第N级处于非行扫描状态时，需要保证Q(N)为可靠的低电平，使上拉单元120不输出。

进一步如图1所示，上拉单元120包括上拉晶体管T21，T21的栅极接收由上拉控制单元110生成的扫描控制信号Q(N)，T21的漏极接收本级GOA驱动单元的扫描时钟信号CLK，T21的源极作为上拉单元120的行扫描信号输出端，连接第N行水平扫描线，生成并输出行扫描信号G(N)。

上拉级传单元120还包括自举电容Cb，该自举电容Cb的作用是在Q(N)为高电平时，存储上拉晶体管T21栅源端的电压，当G(N)输出高电平的行扫描信号时，自举电容可以二次抬升上拉晶体管T21的栅极的电位，以保证上拉晶体管T21可靠地开启与输出行扫描信号。在完成本行的扫描时序后，G(N)输出低电平，并在其他行进行扫描的时候一直维持这个低电平。

下拉单元130用于在第一时间将上拉晶体管T21的源极电位和栅极电位拉低为低电位，即关闭行扫描信号G(N)。下拉单元130包括下拉晶体管T31(第一下拉晶体管)和下拉晶体管T41(第二下拉晶体管)。其中，T31用于下拉行扫描信号G(N)的电位，T31的漏极连接行扫描信号G(N)，即作用于第N行水平扫描线。T41用于下拉扫描控制信号Q(N)，以便关闭上拉晶体管T21。T41的漏极连接扫描控制信号。T31与T41的源极共同耦接于直流下拉电压VSS。

如图1所示，T31和T41的栅极连接在一起，同时接收后一级GOA驱动单元的扫描时钟信号CLK1/2/3/4，在后面可以看到，这样可以使得GOA驱动电路每经过一定的扫描时间就能够对扫描控制信号和行扫描信号下拉一次，使得GOA驱动电路的输出波形更加稳定，后面详述。

下拉维持单元140用于在非本行像素单元的行扫描期间将扫描控制信号Q(N)和行扫描信号G(N)维持在低电平。如图1所示，下拉维持单元140包括第一下拉维持单元与第二下拉维持单元，由第一下拉控制信号LC1与第二下拉控制信号LC2控制，使得第一下拉维持单元与第二下拉维持单元可以交替工作。

一般的，当晶体管长期处于直流信号作用时，会产生直流应力(DC Stress)，其性能会受到影响，引发晶体管的失效，采用两个下拉维持电路轮流工作，能够降低直流信号作用所导致的直流应力的影响，提高了整个GOA驱动电路的可靠性。

在本发明的实施例中，第一下拉维持单元与第二下拉维持单元采用了相同的电路结构，区别仅在于将第一下拉控制信号LC1对应地替换为第二下拉控制信号LC2。以第一下拉维持单元为例说明其电路构成。

如图1所示，第一下拉维持单元包括晶体管T51(第一晶体管)、T52(第二晶体管)、T53(第三晶体管)、T54(第四晶体管)、T32(第五晶体管)及T42(第六晶体管)。

T51的栅极与漏极相连接，共同接收第一下拉控制信号LC1，T51的源极与T52的漏极相连接。T52的栅极与扫描控制信号Q(N)相连接，T52的源极与直流下拉电压VSS相连接。T53的栅极和漏极分别与T52的漏极和T51的漏极相连接，T53的源极与T54的漏极相连接。T54的栅极与T52的栅极相连接，T54的源极与直流下拉电压VSS相连接。T32的漏极与行扫描信号G(N)相连接，T42的漏极与扫描控制信号Q(N)相连接。T32与T42的栅极共同连接于T54的漏极，T32与T42的源极共同连接于直流下拉电压VSS。

第一下拉控制信号LC1与第二下拉控制信号LC2交替为高电平和低电平以控制第一下拉维持单元与第二下拉维持单元的交替工作，一般地，应使第一下拉控制信号与第二下拉控制信号的频率均小于GOA驱动电路的扫描时钟信号CLK的频率。

图2为根据本发明一实施例的GOA驱动电路的级联结构示意图，图3为根据本发明一实施例的GOA驱动电路工作时的信号波形示意图，具体的，在本发明的实施例中，采用四组扫描时钟信号对GOA驱动电路进行驱动。

如图2所示，第一组扫描时钟信号CLK1连接第4n+1行GOA驱动单元(如图中所示的第N级驱动单元)，第二组扫描时钟信号CLK2连接第4n+2行GOA驱动单元(如图中所示的第N+1级驱动单元)，第三组扫描时钟信号CLK3连接第4n+3行GOA驱动单元(如图中所示的第N+2级驱动单元)，第四组扫描时钟信号CLK4连接第4n+4行GOA驱动单元(如图中所示的第N+3级驱动单元)，其中，n为大于等于0的整数。

各组扫描时钟信号的波形如图3所示，CLK1、CLK2、CLK3及CLK4的周期相等，且各组扫描时钟信号的占空比相等，均为周期的1/4，即CLK1、CLK2、CLK3和CLK4的一个信号周期均包含1/4周期的高电平和3/4周期的低电平。

进一步结合图2所示的连接关系可知，CLK1、CLK2、CLK3及CLK4中后一组扫描时钟信号依次较前一组扫描时钟信号的相位滞后1/4周期，即从上至下每行像素单元的扫描时钟信号的相位依次滞后1/4周期。

而各级GOA驱动单元作用于下拉单元130的扫描时钟信号也均较本级GOA驱动单元实际的扫描时钟信号滞后1/4周期。

上述驱动电路的工作过程如下：

STV是GOA驱动电路的行扫描触发信号，作用于GOA驱动电路的第1级驱动单元。在某个CLK时钟信号的高电平期间，第N-1级驱动单元输出有效的行扫描信号G(N-1)，第N级驱动单元的上拉控制晶体管T11即被开启，扫描控制信号Q(N)达到第一电压值，该第一电压值能够开启第N级驱动单元的上拉晶体管T21。

T21开启后，当CLK1时钟信号的高电平到达时，行扫描信号G(N)输出CLK1的高电平(如图3中的G1所示)，在对第N行像素进行行扫描的同时，第N+1级驱动单元的上拉控制晶体管接收到G(N)的高电平，第N+1级驱动单元的上拉控制晶体管T11即被开启。

下一个四分之一周期，当CLK1时钟信号的高电平结束，CLK2的高电平到达时，行扫描信号G(N+1)输出CLK2的高电平(如图3中的G2所示)，同时CLK2的高电平信号开启晶体管T31和T41，进而将第N级驱动单元的G(N)和Q(N)拉低为低电平，关闭第N行像素的扫描。

本发明实施例中利用CLK2拉低G(N)和Q(N)，使得Q(N)能够更加快速地被下拉到低电位，可以改善G(N)的下降沿时间，即稳定G(N)的输出波形。

当CLK2的高电平消失后，G(N)和Q(N)的低电平由下拉维持单元140维持。具体的，当Q(N)为低电平、LC1为高电平，LC2为低电平时，第一下拉维持单元工作，T51、T53、T32和T42开启，T52和T54关闭，T32和T42可以维持G(N)和Q(N)的低电平。

容易理解的是，当Q(N)为低电平、LC1为低电平，LC2为高电平时，第二下拉维持单元工作，此处不再赘述。

进一步地，当一个扫描周期过后，CLK2再次为高电平时，CLK2的高电平信号会再次开启晶体管T31和T41，进而再次对第N级驱动单元的G(N)和Q(N)进行拉低。

在本发明的实施例中，下拉单元130在每四行扫描时间内都会对G(N)和Q(N)下拉一次，使得电路中关键点的电位更加可靠，进而提高了GOA驱动电路输出波形的稳定性。

虽然本发明所揭露的实施方式如上，但所述的内容只是为了便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属技术领域内的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式上及细节上作任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。