1.一种GOA驱动电路，其特征在于，包括多个级联的GOA单元，按照第N级GOA单元输出栅极驱动信号给显示区域第N级水平扫描线，该第N级GOA单元包括上拉模块、下拉模块、上拉控制模块、下拉维持模块以及自举电容模块；所述上拉模块、下拉模块、下拉维持模块以及自举电容模块均分别与第N级栅极信号点Qn以及第N级水平扫描线Gn电连接；所述上拉控制模块与所述第N级栅极信号点Qn电连接；
所述上拉控制模块的控制端与第N-1级栅极信号点Qn-1电连接；所述上拉控制模块的输入端与第N-1级水平扫描线电连接；所述下拉模块的控制端与第N+1级水平扫描线电连接。
2.根据权利要求1所述的GOA驱动电路，其特征在于，所述上拉控制模块包括第一薄膜晶体管，所述第一薄膜晶体管的漏极与第N-1级水平扫描线电连接，所述第一薄膜晶体管的源极与所述第N级栅极信号点Qn电连接。
3.根据权利要求2所述的GOA驱动电路，其特征在于，所述上拉模块包括第二薄膜晶体管，所述第二薄膜晶体管的漏极接入高频时钟信号CK，所述第二薄膜晶体管的栅极与所述第N级栅极信号点Qn电连接，所述第二薄膜晶体管的源极与所述第N级水平扫描线Gn电连接。
4.根据权利要求2所述的GOA驱动电路，其特征在于，所述下拉模块包括第三薄膜晶体管以及第四薄膜晶体管，所述第三薄膜晶体管的栅极与所述第四薄膜晶体管的栅极均与第N+1级水平扫描线电连接；所述第四薄膜晶体管的漏极与所述第N级栅极信号点电连接，所述第四薄膜晶体管的源极接入直流低电压VSS；所述第三薄膜晶体管的漏极与所述第二薄膜晶体管的源极以及所述第N级水平扫描线电连接；所述第三薄膜晶体管的源极接入直流低电压VSS。
5.根据权利要求2所述的GOA驱动电路，其特征在于，所述下拉维持模块第一下拉维持电路；
所述第一下拉维持电路包括第五薄膜晶体管、第六薄膜晶体管、第七薄膜晶体管、第八薄膜晶体管、第九薄膜晶体管以及第十薄膜晶体管，所述第五薄膜晶体管的栅极与漏极连接，所述第五薄膜晶体管的漏极以及所述第六薄膜晶体管的漏极连接并接入第一低频时钟信号，所述第五薄膜晶体管的源极与所述第六薄膜晶体管的栅极以及所述第七薄膜晶体管的漏极连接，所述第七薄膜晶体管的栅极以及所述第八薄膜晶体管的栅极均与所述第N级栅极信号点连接，所述第七薄膜晶体管的源极、第八薄膜晶体管的源极、第九薄膜晶体管的源极以及第十薄膜晶体管的源极连接并接入所述直流低电压VSS；所述第八薄膜晶体管的漏极、所述第六薄膜晶体管的源极、所述第九薄膜晶体管的栅极以及所述第十薄膜晶体管的栅极连接，所述第九薄膜晶体管的漏极与所述第N级水平扫描线Gn电连接，所述第十薄膜晶体管的漏极与所述第N级栅极信号点连接。
6.根据权利要求5所述的GOA驱动电路，其特征在于，所述下拉维持模块还包括第二下拉维持电路；
所述第二下拉维持电路包括包括第十一薄膜晶体管、第十二薄膜晶体管、第十三薄膜晶体管、第十四薄膜晶体管、第十五薄膜晶体管以及第十六薄膜晶体管，所述第十一薄膜晶体管的栅极与漏极连接，所述第十一薄膜晶体管的漏极以及所述第十二薄膜晶体管的漏极连接并接入第二低频时钟信号，所述第十一薄膜晶体管的源极与所述第十二薄膜晶体管的栅极以及所述第十三薄膜晶体管的漏极连接，所述第十三薄膜晶体管的栅极以及所述第十四薄膜晶体管的栅极均与所述第N级栅极信号点连接，所述第十三薄膜晶体管的源极、第十四薄膜晶体管的源极、第十五薄膜晶体管的源极以及第十六薄膜晶体管的源极连接并接入所述直流低电压VSS；第十二薄膜晶体管的源极、第十四薄膜晶体管的漏极、第十五薄膜晶体管的栅极以及第十六薄膜晶体管的栅极连接，所述第十五薄膜晶体管的漏极与所述第N级水平扫描线Gn电连接，所述第十六薄膜晶体管的漏极与所述第N级栅极信号点连接。
7.根据权利要求1所述的GOA驱动电路，其特征在于，所述自举电容模块包括自举电容，所述自举电容的一端与所述第N级水平扫描线Gn电连接，所述自举电容的另一端与所述第N级栅极信号点电连接。
8.根据权利要求6所述的GOA驱动电路，其特征在于，所述第一低频时钟信号与所述第二低频时钟信号的相位相反。
9.根据权利要求6所述的GOA驱动电路，其特征在于，所述第一低频时钟信号以及所述第二低频时钟信号分别通过公共金属线接入各个GOA单元。
10.一种液晶显示装置，其特征在于，包括权利要求1-9任一项所述的GOA驱动电路。