本揭示涉及显示装置，特别是涉及一种栅极驱动单元的下拉电路及显示装置。
背景技术：
Gate Driver On Array(GOA)是指利用现有薄膜晶体管液晶显示装置的阵列制程将栅级驱动电路制作在阵列基板上以实现对扫描线逐行扫描的驱动方式的技术。
黑屏手势唤醒(Low Power Wake-up Gesture，LPWG)是目前智能手机的一种具特色的功能，即在智能手机待机黑屏的情况下支持屏幕滑动操作，用户可通过预设的手势来直接唤醒智能手机的某些功能或相应的软件。智能手机在LPWG模式下，背光处于关闭状态，全部的像素存储共通电位(VCOM)。
在LPWG模式下，栅极线分成两个阶段驱动。于第一阶段，未向栅极线提供扫描信号，智能手机的屏幕可用于感测触控信号。于第二阶段，依序向栅极线提供扫描信号时，智能手机的面板可用于显示影像。第一阶段及第二阶段交替操作。
然而，从第一阶段切换到第二阶段时，GOA模组的下拉电路内部的组件会因为上述触控信号的影响而产生微短路的现象，使得面板在LPWG模式下的功耗变高。
因此需要对现有技术中的问题提出解决方法。
技术实现要素：
本揭示的目的在于提供一种栅极驱动单元的下拉电路及显示装置，其能解决现有技术中的问题。
为解决上述问题，本揭示提供的一种栅极驱动单元的下拉电路包括：第一薄膜晶体管，具有第一栅极、第一源极以及第一漏极，扫描方向信号输入至所述第一栅极，时钟信号输入至第一漏极；第二薄膜晶体管，具有第二栅极、第二源极以及第二漏极，所述第二栅极连接至所述第一源极，所述第二源极连接至下拉控制节点，第一直流电压输入至所述第二漏极；第三薄膜晶体管，具有第三栅极、第三源极以及第三漏极，第一控制信号输入至所述第三栅极，所述第三源极连接至所述下拉控制节点，所述第三漏极连接至第二直流电压；以及第四薄膜晶体管，具有第四栅极、第四源极以及第四漏极，所述第四栅极连接至所述下拉控制节点，所述第四源极连接至输出节点，所述第四漏极连接至所述第二直流电压。
于一实施例中，所述栅极驱动单元的下拉电路进一步包括：第五薄膜晶体管，具有第五栅极、第五源极以及第五漏极，所述第一控制信号输入至所述第五栅极及第五漏极，所述第五源极连接至所述输出节点。
于一实施例中，所述栅极驱动单元的下拉电路进一步包括：第六薄膜晶体管，具有第六栅极、第六源极以及第六漏极，第二控制信号输入至所述第六栅极，所述第六源极连接至所述第二直流电压，所述第六漏极连接至所述输出节点。
于一实施例中，于第一阶段，所述显示装置用于感测触控信号；以及于第二阶段，所述显示装置用于显示影像。
于一实施例中，于所述第一阶段结束之后且在所述第二阶段开始之前，将所述扫描方向信号从一第一电平转换为一第二电平一预定时间后再转换为所述第一电平。
本揭示提供的一种显示装置具有显示区以及非显示区，所述显示装置包括：多条源极线及多条栅极线设置于所述显示区上；至少一源极驱动单元，设置于所述非显示区上并用于向所述多条源极线提供数据信号；以及至少一栅极驱动单元，设置于所述非显示区上并用于向所述多条栅极线提供扫描信号。所述栅极驱动单元至少包括下拉电路，所述下拉电路包括：第一薄膜晶体管，具有第一栅极、第一源极以及第一漏极，扫描方向信号输入至所述第一栅极，时钟信号输入至第一漏极；第二薄膜晶体管，具有第二栅极、第二源极以及第二漏极，所述第二栅极连接至所述第一源极，所述第二源极连接至下拉控制节点，第一直流电压输入至所述第二漏极；第三薄膜晶体管，具有第三栅极、第三源极以及第三漏极，第一控制信号输入至所述第三栅极，所述第三源极连接至所述下拉控制节点，所述第三漏极连接至第二直流电压；以及第四薄膜晶体管，具有第四栅极、第四源极以及第四漏极，所述第四栅极连接至所述下拉控制节点，所述第四源极连接至输出节点，所述第四漏极连接至所述第二直流电压。
于一实施例中，所述显示装置进一步包括：第五薄膜晶体管，具有第五栅极、第五源极以及第五漏极，所述第一控制信号输入至所述第五栅极及第五漏极，所述第五源极连接至所述输出节点。
于一实施例中，所述显示装置进一步包括：第六薄膜晶体管，具有第六栅极、第六源极以及第六漏极，第二控制信号输入至所述第六栅极，所述第六源极连接至所述第二直流电压，所述第六漏极连接至所述输出节点。
于一实施例中，于第一阶段，所述显示装置用于感测触控信号；以及于第二阶段，所述显示装置用于显示影像。
于一实施例中，于所述第一阶段结束之后且在所述第二阶段开始之前，将所述扫描方向信号从一第一电平转换为一第二电平一预定时间后再转换为所述第一电平。
相较于现有技术，本揭示之下拉电路及显示装置通过将所述扫描方向信号从第一电平转换为第二电平一预定时间后再转换为所述第一电平，藉此可降低在黑屏手势唤醒模式时的功耗。
为让本揭示的上述内容能更明显易懂，下文特举优选实施例，并配合所附图式，作详细说明如下：
附图说明
图1显示根据本揭示一实施例之显示装置。
图2显示根据本揭示一实施例之下拉电路的电路图。
图3显示根据本揭示一实施例之下拉电路在黑屏手势唤醒模式的驱动波形图。
具体实施方式
以下各实施例的说明是参考附加的图式，用以例示本揭示可用以实施的特定实施例。
请参阅图1，图1显示根据本揭示一实施例之显示装置。
所述显示装置具有一显示区10以及一非显示区20。所述显示装置包括多条源极线S1-SN、多条栅极线G1-GM、至少一源极驱动单元12(图中显示一个源极驱动单元12)以及至少一栅极驱动单元14(图中显示一个栅极驱动单元)。
所述多条源极线S1-SN及所述多条栅极线G1-GM设置于所述显示区10上。更明确地说，所述多条源极线S1-SN设置于所述显示区10上并延伸至所述源极驱动单元12。所述多条栅极线G1-GM设置于所述显示区10上并延伸至所述栅极驱动单元14。所述多条源极线S1-SN沿一第一方向形成。所述多条栅极线G1-GM沿一第二方向形成。所述第一方向垂直于所述第二方向。所述源极线S1-SN及所述栅极线G1-GM定义出多个像素16。每一所述像素16电性连接至一薄膜晶体管18。
所述源极驱动单元12设置于所述非显示区20上。所述源极驱动单元12电性连接至所述多条源极线S1-SN并用于向所述多条源极线S1-SN提供数据信号，所述数据信号用于写入所述像素16。
所述栅极驱动单元14设置于所述非显示区20上。也就是说，所述栅极驱动单元14为GOA电路。所述栅极驱动单元14电性连接至所述多条栅极线G1-GM并用于向所述多条栅极线G1-GM提供扫描信号以导通所述薄膜晶体管106。所述栅极驱动单元14至少包括一下拉电路140。
请参阅图1及图2，图2显示根据本揭示一实施例之下拉电路140的电路图。
所述下拉电路140包括一第一薄膜晶体管T1、一第二薄膜晶体管T2、一第三薄膜晶体管T3、一第四薄膜晶体管T4、一第五薄膜晶体管T5以及一第六薄膜晶体管T6。
所述第一薄膜晶体管T1具有一第一栅极、一第一源极以及一第一漏极。一扫描方向信号U2D/D2U输入至所述第一栅极。一时钟信号CK输入至所述第一漏极。
所述第二薄膜晶体管T2具有一第二栅极、一第二源极以及一第二漏极。所述第二栅极连接至所述第一源极。所述第二源极连接至一下拉控制节点P。一第一直流电压VGH输入至所述第二漏极。
所述第三薄膜晶体管T3具有一第三栅极、一第三源极以及一第三漏极。一第一控制信号GAS1输入至所述第三栅极。所述第三源极连接至所述下拉控制节点P。所述第三漏极连接至一第二直流电压VGL。
所述第四薄膜晶体管T4具有一第四栅极、一第四源极以及一第四漏极。所述第四栅极连接至所述下拉控制节点P。所述第四源极连接至一输出节点GATE_OUT。所述第四漏极连接至所述第二直流电压VGL。
所述第五薄膜晶体管T5具有一第五栅极、一第五源极以及一第五漏极。所述第一控制信号GAS1输入至所述第五栅极及第五漏极。所述第五源极连接至所述输出节点GATE_OUT。
所述第六薄膜晶体管T6具有一第六栅极、一第六源极以及一第六漏极。一第二控制信号GAS2输入至所述第六栅极。所述第六源极连接至所述第二直流电压VGL。所述第六漏极连接至所述输出节点GATE_OUT。
于本实施例中，所述第一薄膜晶体管T1、所述第二薄膜晶体管T2、所述第三薄膜晶体管T3、所述第四薄膜晶体管T4、所述第五薄膜晶体管T5以及所述第六薄膜晶体管T6可以为N通道金属氧化物半导体场效晶体管(N-channel Metal-Oxide-Semiconductor Field-Effect Transistor，N-MOSFET)。
请参阅图1至图3，图3显示根据本揭示一实施例之下拉电路140在黑屏手势唤醒(Low Power Wake-up Gesture，LPWG)模式的驱动波形图。
在LPWG模式下，栅极线分成两个阶段驱动。于第一阶段S1，未向栅极线G1-GM提供扫描信号(All Gate Off)，所述显示装置可用于感测触控信号。于第二阶段S2，依序向栅极线G1-GM提供扫描信号(All Gate On)，所述显示装置可用于显示影像。所述第一阶段及所述第二阶段交替操作。
当第一阶段S1结束后进入所述第二阶段S2，由于第一阶段S1的触控脉冲信号位于高电平，使得所述第二薄膜晶体管T2与所述第三薄膜晶体管T3之间形成竞争关系，即出现Vsp到Vsn之间的微短路路径。此时，所述第一控制信号GAS1通过所述第三薄膜晶体管T3对于所述下拉控制节点P的电位的下拉能力不足，则所述下拉控制节点P会导通所述第四薄膜晶体管T4。也就是说，所述第四薄膜晶体管T4与所述第五薄膜晶体管T5之间形成竞争关系，即出现所述第一控制信号GAS1(Vsp)到所述第二直流电压VGL(Vsn)的短路路径。
因此，上述竞争关系造成功耗变高。
本揭示之显示装置中，如图3所示，于所述第一阶段结束之后且在所述第二阶段开始之前，将所述扫描方向信号U2D/D2U从低电平Vsn拉升至高电平Vsp一预定时间后再降低为低电平Vsn。所述预定时间可根据所述显示装置的特性(例如图框率)而得。所述扫描方向信号U2D/D2U的高电平Vsp会将所述第二薄膜晶体管T2的第二栅极清零(亦即下拉至Vsn)，从而使得所述第二薄膜晶体管T2不导通，因此不会出现所述第二薄膜晶体管T2与所述第三薄膜晶体管T3之间的竞争通路。所述第一控制信号GAS1导通所述第三薄膜晶体管T3，所述下拉控制节点P会被下拉至低电平Vsn，从而不导通所述第四薄膜晶体管T4，因此不会出现所述第四薄膜晶体管T4与所述第五薄膜晶体管T5之间的竞争通路，输出节点GATE_OUT可以输出高电平Vsp。
于另一实施例中，可以将所述扫描方向信号U2D/D2U从高电平Vsp降低为低高电平Vsn一预定时间后再拉升至高电平Vsp。也就是说，本揭示可以将所述扫描方向信号U2D/D2U从一第一电平转换为一第二电平一预定时间后再转换为所述第一电平。当第一电平为低电平Vsn时，第二电平为高电平Vsp。当第一电平为高电平Vsp时，第二电平为低电平Vsn。
本揭示之下拉电路及显示装置通过将所述扫描方向信号从第一电平转换为第二电平一预定时间后再转换为所述第一电平，藉此可降低在黑屏手势唤醒模式时的功耗。
综上所述，虽然本揭示已以优选实施例揭露如上，但上述优选实施例并非用以限制本揭示，本领域的普通技术人员，在不脱离本揭示的精神和范围内，均可作各种更动与润饰，因此本揭示的保护范围以权利要求界定的范围为准。