VP1及第二像素电压VP2。像素(如PR、PG及PB)耦接数据线(如121_1?121_5)以接收对应的第一像素电压VP1或对应的第二像素电压VP2。在本实施例中，像素(如PR、PG及PB)与数据线(如121_1?121_5)的耦接结构为Z型像素配置，亦即各个数据线(如121_1?121_5)所耦接的像素(如PR、PG及PB)位于相邻的两行像素中，并且各个数据线(如121_1?121_5)所对应的像素(如PR、PG及PB)位于不同列且彼此不相邻。
[0016]举例来说，在第一画面期间中，数据通道(如113_1?113_4)依据极性信号XP0L及画面切换信号XFS通过数据线(如121_1?121_5)中的偶数数据线(如121_2、121_4，对应第一数据线)分别提供第一像素电压VP1至像素(如PR、PG及PB)，并且数据通道(如113_1?113_4)依据极性信号XP0L及画面切换信号XFS通过数据线(如121_1?121_5)中的奇数数据线(如121_1、121_3、121_5，对应第二数据线)分别提供第二像素电压VP2至像素(如PR、PG及PB);在第一画面期间之后的一第二画面期间中，数据通道(如113_1?113_4)依据极性信号XP0L及画面切换信号XFS通过偶数数据线(如121_2、121_4)分别提供第二像素电压VP2至像素(如PR、PG及PB)，数据通道(如113_1?113_4)依据极性信号XP0L及画面切换信号XFS通过奇数数据线(如121_1、121_3、121_5)分别提供第一像素电压VP1至像素(如PR、PG及PB)。依据上述，本发明实施例的第一数据线是不同于第二数据线。
[0017]在本发明的实施例中，显示装置100可更包括时序控制器(未绘示)与门栅极驱动器(未绘示)，并且显示面板120可更包括扫描线。其中，扫描线耦接栅极驱动器及对应的像素(如PR、PG及PB)，以逐列驱动像素(如PR、PG及PB)，并且栅极驱动器受控于时序控制器提供栅极信号至扫描线，以及源极驱动器110受控于时序控制器提供第一像素电压VP1或对应的第二像素电压VP2至数据线(如121_1?121_5)，亦即时序控制器可提供数据信号XDD、极性信号XP0L、画面切换信号XFS及闩锁信号XSTB至源极驱动器110。
[0018]图1B至图1D为依据本发明第一实施例的显示面板的驱动示意图。请参照图1A至图1D，在本实施例中，假设红色画面、绿色画面及蓝色画面为分时写入，并且为正极性的第一像素电压VP1是具有较低的第一驱动能力A1 (例如为62.5%的驱动能力)，为负极性的第二像素电压VP2是具有较高的第二驱动能力A2 (例如为100%的驱动能力)。
[0019]请参照图1B，在显示红色画面时，红色像素PR会被写入对应的像素电压(如第一像素电压VP1或第二像素电压VP2)，而其余像素(如绿色像素PG及蓝色像素PB)则被写入黑色数据(亦即对应灰度值0的像素电压)。进一步来说，奇数数据线(如121_1、121_3、121_5)例如接收对应的第二像素电压VP2，数据线121_1、121_3、121_5的驱动波形如VI1、V13、V15所示，并且偶数数据线(如121_2、121_4)例如接收对应的第一像素电压VP1，数据线121_1、121_3、121_5的驱动波形如V12、V14所示。
[0020]请参照图1C，在显示绿色画面时，绿色像素PG会被写入对应的像素电压(如第一像素电压VP1或第二像素电压VP2)，而其余像素(如红色像素PR及蓝色像素PB)则被写入黑色数据。并且，奇数数据线121_1、121_3、121_5的驱动波形如V21、V23、V25所示，并且偶数数据线121_1、121_3、121_5的驱动波形如V22、V24所示。
[0021]请参照图1D，在显示蓝色画面时，蓝色像素PB会被写入对应的像素电压(如第一像素电压VP1或第二像素电压VP2)，而其余像素(如红色像素PR及绿色像素PG)则被写入黑色数据。并且，奇数数据线121_1、121_3、121_5的驱动波形如V31、V33、V35所示，并且偶数数据线121_1、121_3、121_5的驱动波形如V32、V34所示。
[0022]依据上述，写入红色画面、绿色画面及蓝色画面时皆会使用到第一像素电压VP1及第二像素电压VP2，亦即写入红色画面、绿色画面及蓝色画面的驱动能力会大致相同，因此可避免驱动能力的落差影响画面的显示。并且，写入红色画面、绿色画面及蓝色画面时皆会使用到具有较低驱动能力的第一像素电压VP1，因此可降低画面写入的电力消耗。
[0023]此外，在某些实施例中，数据通道(如113_1?113_4)的形态是会影响像素电压(如第一像素电压VP1及第二像素电压VP2)的电气特性。举例来说，当数据通道(如113_1?113_4)是由NM0S晶体管所构成时，第一像素电压VP1 (在此为大于共同电压的像素电压)的上升时间为0.96微秒(ys)，下降时间为1.22微秒，第二像素电压VP2(在此为小于共同电压的像素电压)的上升时间为1.28微秒(μ s)，下降时间为0.98微秒。参照上述，第一像素电压VP1及第二像素电压VP2的上升时间(亦即充电能力)是不同的，因此可通过驱动能力的调整，使得第一像素电压VP1及第二像素电压VP2的充电能力大致相同，以避免画面闪烁的情况，进而提升画面品质。
[0024]图2Α为依据本发明第二实施例的显示装置的系统示意图。请参照图1Α及图2Α，在本实施例中，显示装置200大致相同于显示装置100，其不同的处在于显示面板210。在本实施例中，显示面板210包括多条数据线(如211_1?211_5)及多个像素(如备用像素PD、红色像素PR、绿色像素PG及蓝色像素ΡΒ)。数据线(如211_1?211_5)耦接源极驱动器110，用以接收第一像素电压VP1及第二像素电压VP2。像素(如H)、PR、PG及ΡΒ)耦接数据线(如211_1?211_5)以接收对应的第一像素电压VP1或对应的第二像素电压VP2。
[0025]在本实施例中，像素(如PD、PR、PG及PB)与数据线(如121_1?121_5)的耦接结构为类Z型像素配置，亦即各个数据线(如121_1?121_5)所耦接的像素(如PD、PR、PG及PB)位于相邻的四行像素中。并且，各个数据线(如121_1?121_5)所对应的像素(如PD、PR、PG及PB)中位于不同列的像素(如PD、PR、PG及PB)是彼此不相邻，各个数据线(如121_1?121_5)所对应的像素(如H)、PR、PG及PB)中位于同列的像素(如HXPR、PG及PB)是彼此相邻。
[0026]图2B至图2D为依据本发明第二实施例的显示面板的驱动示意图。请参照图2A至图2D，在本实施例中，同样假设红色画面、绿色画面及蓝色画面为分时写入，并且为正极性的第一像素电压VP1是具有较低的第一驱动能力A1 (例如为62.5%的驱动能力)，为负极性的第二像素电压VP2是具有较高的第二驱动能力A2 (例如为100%的驱动能力)。
[0027]请参照图2B，在显示红色画面时，红色像素PR会被写入对应的像素电压(如第一像素电压VP1或第二像素电压VP2)，而其余像素(如备用像素PD、绿色像素PG及蓝色像素PB)则被写人黑色数据。进一步来说，奇数数据线(如211_1、211_3、211_5)例如接收对应的第二像素电压VP2，数据线211_1、211_3、211_5的驱动波形如V41、V43、V45所示，并且偶数数据线(如211_2、211_4)例如接收对应的第一像素电压VP1，数据线211_1、211_3、211_5的驱动波形如V42、V44所示。
[0028]请参照图2C，在显示绿色画面时，绿色像素PG会被写入对应的像素电压(如第一像素电压VP1或第二像素电压VP2)，而其余像素(如备用像素PD、红色像素PR及蓝色像素PB)则被写入黑色数据。并且，奇数数据线211_1、211_3、211_5的驱动波形如V51、V53、V55所示，并且偶数数据线211_1、211_3、211_5的驱动波形如V52、V54所示。
[0029]请参照图2D，在显示蓝色画面时，蓝色像素PB会被写入对应的像素电压(如第一像素电压VP1或第二像素电压VP2)，而其余像素(如备用像素PD、红色像素PR及绿