阶，则4L/10V对应的薄膜晶体管的阈值电压漂移增加到了 2.5V。类似地，若第一时钟信号CLK1为三阶，时钟信号幅值变为15V时，则8L/15V对应的阈值电压漂移为1.5V。由上述比较可知，本发明至少可藉由第一时钟信号的信号波形克服阈值电压漂移所引起的亮度不均匀情形。
[0058]图3示出图2的像素驱动电路的一较佳实施例。图4A和图4B示出图3的像素驱动电路中的各个关键信号的时序波形图。
[0059]将图3与图2进行比较，其主要区别是在于，图3的像素驱动电路还包括一第六开关T6，其栅极电性耦接至第三开关T3的漏极，其漏极电性耦接至第五开关T5的栅极，其源极用以接收一第二控制信号S2。
[0060]结合图4A和图4B，第一控制信号S1包括两个时间段tl和t2，其中，tl表示复位期间，t2表示数据输入期间。此外，Vth表示薄膜晶体管的阈值电压，Vp表示像素电压。第一时钟信号CLK1和第二时钟信号CLK2均为阶跃时钟信号，且第二时钟信号CLK2的阶跃周期大于第一时钟信号CLK1的阶跃周期。并且，第一预设电压VI为九阶的阶跃信号，因此具有精度更高的抗阈值电压漂移的特性。
[0061]从各关键信号的时序波形可知，在所有像素皆输入数据电压Vdatal和Vdata2之后，再同步输入第一预设电压VI和时钟信号CLKUCLK2。此时，面板中的各像素便可依据其数据电压完成对应的灰阶电压输入。
[0062]图5示出图2的像素驱动电路的另一较佳实施例的各关键信号的时序波形图。
[0063]参照图5，其为图2的像素驱动电路的一种示意性控制时序。具体而言，第一时钟信号CLK1和第二时钟信号CLK2均为阶跃时钟，其中，第一时钟信号CLK1的幅值逐次递增且持续期间逐次缩短，第二时钟信号CLK2的幅值逐次递增且持续期间逐次缩短。并且，第一预设电压VI为一恒定电压(S卩，持续保持同一电位)。在该实施例中，本发明的像素驱动电路可利用时钟信号在每一阶跃期间的时长比例来决定灰阶的亮暗程度。
[0064]图6示出图2的像素驱动电路的再一较佳实施例的各关键信号的时序波形图。
[0065]将图6与图5进行比较，其主要区别是在于，图6中的第一预设电压VI为具有下降沿的一阶跃电压(如椭圆虚线框所示)。如此一来，该像素驱动电路可改善图5的低灰阶控制不易的情形。此外，从图6亦可看出，节点dl和节点d2的电压相位分别与时钟信号CLK1和CLK2完全相同。
[0066]图7示出依据本发明的第二实施方式，用于蓝相液晶显示装置的像素驱动电路的结构示意图。
[0067]将图7与图2进行比较，其主要区别是在于，图7的像素驱动电路还包括第六开关T6。具体地，第六开关T6的栅极电性耦接至第三开关T3的漏极，第六开关T6的漏极电性耦接至并联的像素存储电容Cst和液晶电容Clc的一端，第六开关T6的源极电性耦接至一第二预设电压V2。其中，第一预设电压VI和第二预设电压V2均为单调递增的阶跃电压且极性相反。第五开关T5的栅极电性耦接至第三开关T3的漏极，第五开关T5的漏极电性耦接至一第一预设电压VI，第五开关T5的源极电性耦接至并联的像素存储电容和液晶电容的另一端。较佳地，第一预设电压VI和第二预设电压V2各自的初始电压均为共通电压，由于两者在任何时刻均幅值相同且极性相反，因而可解决时钟信号所带来的馈通(feed-through)电压问题。
[0068]图8示出依据本发明的第三实施方式，用于蓝相液晶显示装置的像素驱动电路的结构示意图。
[0069]将图8与图2进行比较，其主要区别是在于，图8的像素电路还包括额外的三个薄膜晶体管T6、T7和T8。具体地，第六开关T6的栅极电性耦接至第三开关T3的漏极，第六开关T6的漏极电性耦接至第五开关Τ5的源极，第六开关Τ6的源极电性耦接至一接地端。第七开关Τ7的栅极电性耦接至第六开关Τ6的栅极，第七开关Τ7的源极电性耦接至第五开关Τ5的栅极。第八开关Τ8的漏极电性耦接至第五开关Τ5的栅极。
[0070]图9示出图8的像素驱动电路的一较佳实施例的各关键信号的时序波形图。
[0071]参照图9，其为图8的像素驱动电路的一种示意性控制时序。其中，第一时钟信号CLK1和第二时钟信号CLK2均为阶跃时钟，第一时钟信号CLK1的幅值逐次递增且持续期间逐次加长，第二时钟信号CLK2的幅值逐次递增且持续期间逐次加长。并且，第一预设电压VI为一恒定电压。类似地，该像素驱动电路可利用时钟信号在每一阶跃期间的时长比例(或称为计数的不均匀性)来决定灰阶的亮暗程度。
[0072]图10示出图8的像素驱动电路的另一较佳实施例的各关键信号的时序波形图。
[0073]将图10与图9进行比较，其主要区别是在于，图10中的第一预设电压VI为具有上升沿的一阶跃电压。对应地，当第一预设电压VI在上升沿之前的较低电压时，像素电压Vp也较低；当第一预设电压V2在上升沿之后的较高电压时，像素电压Vp也相对较高。
[0074]图11示出依据本发明的第四实施方式，用于蓝相液晶显示装置的像素驱动电路的结构示意图。图12示出图11的像素驱动电路的一较佳实施例的各关键信号的时序波形图。
[0075]将图11与图2进行比较，其主要区别是在于，图11的像素电路还包括额外的五个薄膜晶体管T6、T7、T8、T9和T10。
[0076]详细而言，第六开关T6的漏极电性耦接至并联的像素存储电容Cst和液晶电容Clc，第六开关T6的源极电性耦接至一第三预设电压V3。第七开关T7的栅极电性耦接至第三开关T3的漏极，第七开关T7的漏极电性耦接至第五开关T5的栅极。第八开关T8的栅极电性耦接至第三开关T3的漏极，第八开关T8的源极电性耦接至第六开关T6的栅极。第九开关T9的漏极电性耦接至第五开关T5的栅极，以及第十开关T10的源极电性耦接至第六开关T6的栅极。此外，第五开关T5的栅极还电性耦接至一第三电容C3，第六开关T6的栅极还电性耦接至一第四电容C4，第八开关T8的栅极电性耦接至一第五电容C5。
[0077]从图12的时序波形可以看出，第一预设电压VI和第三预设电压V3均为阶跃信号，且V3的幅值大于VI的幅值。并且，第一预设电压VI和第三预设电压V3的每个阶跃持续期间均相等。与此同时，第一时钟信号CLK1和第二时钟信号CLK2也为阶跃时钟信号，且二者的每个阶跃持续期间也相等。此外，第二时钟信号CLK2的阶跃周期大于第一时钟信号CLK1的阶跃周期。
[0078]由上述可知，透过在薄膜晶体管T9的源极或者薄膜晶体管T10的漏极施加选择信号，可实现奇偶或高低灰阶的分离。例如，当选择薄膜晶体管T9一侧时，第一预设电压VI对像素电容Clc充电且与像素电压Vp相对应，亦即，此时的像素电压Vp对应于电位较低的阶跃电压；当选择薄膜晶体管T10—侧时，第三预设电压V3对像素电容Clc充电且与像素电压Vp相对应，亦即，此时的像素电压Vp对应于电位较高的阶跃电压，进而实现高灰阶(high graylevel)或低灰阶(low gray level)的分离。
[0079]采用本发明的用于蓝相液晶显示装置的像素驱动电路，包括五个开关和三个电容，其第一开关的控制端接收一第一控制信号且第二端接收一第一数据信号，第二开关的控制端接收该第一控制信号且第二端接收一第二数据信号，第三开关的控制端电性耦接至第一开关的第一端且经由一第一电容电性耦接至一第一时钟信号，第四开关的控制端电性耦接至第二开关的第一端且经由一第二电容电性