半导体装置中的接环及形成接环的方法与流程

本发明实施例涉及半导体领域，更具体的，涉及半导体装置中的接环及形成接环的方法。

背景技术：

半导体工业因多种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的持续改进已经历迅速发展。在极大程度上，集成密度的此改进是来自最小构件大小的反复减小(例如，朝向低于20nm节点而缩小半导体工艺节点)，此允许将较多组件集成到给定区中。随着近期对小型化、更高速度及更大带宽以及更低电力消耗及延时的需求的增长，已产生对半导体裸片的较小且较具创造性封装技术的需要。

微机电系统(“mems”)正变得越来越流行，尤其随着此些装置被小型化且被集成到集成电路制造工艺中更是如此。mems装置可用于例如麦克风、加速度计、陀螺仪、压力传感器、喷墨式打印机等各种应用中。然而，mems装置将其自己的独特要求引入到集成工艺中。

技术实现要素：

本发明实施例涉及一种方法，该方法包括：在装置衬底上形成第一多个接垫；在第一多个接垫上方沉积间隔件层且使间隔件层沿着第一多个接垫的侧壁延伸；蚀刻间隔件层以移除间隔件层的横向部分且在第一多个接垫的侧壁上形成间隔件；及通过将第一多个接垫接合到第二多个接垫而将包括第二多个接垫的帽盖衬底接合到装置衬底。

附图说明

当随着附图一起阅读时，依据以下详细说明最佳地理解本发明实施例的方面。注意，根据产业的标准惯例，各种构件未按比例绘制。事实上，为论述的清晰起见，可任意地增加或减小各种构件的尺寸。

图1a、1b、2、3、4a、4b及5到10图解说明根据一些实施例的制造半导体装置封装的各种中间阶段的横截面图及俯视图。

图11图解说明根据一些实施例的用于制造半导体装置封装的工艺流程。

具体实施方式

以下揭示内容提供用于实施本揭示的不同构件的许多不同实施例或实例。下文描述组件及布置的特定实例以简化本揭示。当然，这些特定实例仅是实例且并非打算为限制性的。举例来说，以下说明中的在第二构件上方或第二构件上形成第一构件可包含其中第一构件及第二构件以直接接触方式形成的实施例，且还可包含其中可在第一构件与第二构件之间形成额外构件使得第一构件与第二构件可不直接接触的实施例。另外，本揭示可在各种实例中重复参考编号及/或字母。此重复是出于简化及清晰目的且本质上并不指定所论述的各种实施例及/或配置之间的关系。

此外，为便于说明，本文中可使用空间相对术语(例如，“下面”、“下方”、“下部”、“上方”、“上部”等等)来描述一个元件或构件与另一(其它)元件或构件的关系，如各图中所图解说明。除各图中所描绘的定向之外，所述空间相对术语还打算囊括装置在使用或操作中的不同定向。设备可以其它方式定向(旋转90°或处于其它定向)，且同样可据此解释本文中所使用的空间相对描述符。

在特定上下文内描述各种实施例，即，具有经密封腔的微电磁系统(mems)装置。然而，各种实施例可应用于其中期望经改进接环气密性及/或经改进接合的其它装置。

各种实施例包含接环及/或接垫，所述接环及/或接垫可使用共晶接合工艺接合到其它接环/接垫。经接合结构可形成经气密式密封腔(例如，其中放置有mems检测质量块(proofmass))。在进行接合之前，先沿着接环及/或接垫的侧壁形成间隔件。所述间隔件可有利地改进间隙可控制性(例如，在接合期间用于经改进对准)、减少出气(例如，由于经密封腔与周围的压力水平之间的差异所致的气体从腔的泄露)、减小经接合结构中的克肯达尔(kirkendall)空隙、增强所得腔的气密式密封且减轻共晶化合物到周围装置构件上的不期望扩散(有时称为共晶化合物的“挤出”)。因此，间隔件可减少制造缺陷且改进用于半导体装置封装的制造工艺的可靠性。

图1a到10图解说明各种中间件的横截面图。图1a及1b图解说明根据一些实施例的衬底102及106的横截面图，所述两个衬底随后可接合在一起以形成mems装置封装100(参见图2)。图1a图解说明载体衬底102，举例来说，所述载体衬底可用作用于随后形成的mems装置的结构支撑。载体衬底102可包括任何适合材料(例如，硅)，但在其它实施例中，还可使用其它衬底，例如陶瓷衬底、绝缘体上覆硅衬底、包括其它半导体材料的衬底等等。

举例来说，任选地可使用光学光刻与蚀刻的组合来图案化载体衬底102以包含腔104。举例来说，光学光刻工艺可包含使用旋涂工艺将光致抗蚀剂(未图解说明)作为毯覆层沉积在载体衬底102上方。举例来说，接着可通过使用紫外光经由光刻掩模使光致抗蚀剂的部分暴露而图案化光致抗蚀剂。随后，取决于使用正性抗蚀剂还是负性抗蚀剂而生长或移除光致抗蚀剂的所暴露部分或未暴露部分。

接着可将光致抗蚀剂的图案转印到下伏载体衬底102。在光致抗蚀剂与载体衬底102之间可形成一或多个选用硬掩模(例如，包括氧化物、氮化物、氮氧化物或其组合)以辅助载体衬底102的图案化。举例来说，可首先(举例来说)使用适合蚀刻工艺将光致抗蚀剂的图案转印到硬掩模。接着使用硬掩模来蚀刻载体衬底102。蚀刻载体衬底102可包含深反应离子蚀刻(drie)工艺，但还可使用其它适合蚀刻技术。可使用等离子体灰化或湿法剥离工艺来移除光致抗蚀剂的任何其余部分(例如，光致抗蚀剂的在图案化硬掩模期间未移除的部分)。任选地，等离子体灰化工艺可接着为在硫酸(h2so4)溶液中进行的湿法浸泡以清洁衬底102并移除其余光致抗蚀剂材料。移除光致抗蚀剂的部分可在蚀刻载体衬底102之前或之后执行。在图案化载体衬底102之后还可移除硬掩模。

举例来说，可包含腔104以容纳mems装置中的随后形成的可移动检测质量块(例如，检测质量块120，参见图7)。举例来说，腔104允许检测质量块在不接触载体衬底102的情况下在至少一个轴上(例如，沿垂直于载体衬底102的主要表面的方向)移动。举例来说，腔104还可经包含以控制包含腔104的随后形成的经密封腔的压力水平。在其它实施例中，出于其它目的而包含腔104。在又其它实施例中，可省略腔104。

图1b图解说明装置衬底106的横截面图，所述装置衬底大体上可类似于如上文所描述的载体衬底102。装置衬底106可或可不由与载体衬底102相同的材料形成。在后续工艺步骤中，装置衬底106可经图案化以形成一或多个mems装置的各种部分(例如，参见图7)。举例来说，装置衬底106可经图案化以包含一或多个mems装置的检测质量块、电极、支撑部件、其组合等等，如下文更详细描述。

使用任何适合工艺在装置衬底106上方形成电介质层108，所述工艺例如化学气相沉积(cvd)、等离子体增强cvd(pecvd)、原子层沉积(ald)、物理气相沉积(pvd)等等。电介质层108可用作用以将载体衬底102接合到装置衬底106的接合层(例如，参见图2)。此外，电介质层108可用于在装置衬底106的图案化期间暂时支撑mems结构(例如，检测质量块、电极等等)(例如，参见图7)。电介质层108可使用如上文所描述的光学光刻与蚀刻的组合而经图案化以包含沟槽110。沟槽110至少部分地延伸到电介质层108中，且举例来说，沟槽110可经包含以用于负载减小及/或用以在后续工艺步骤中减少电介质层108的部分的移除时间(例如，参见图8)。在其它实施例中，可省略沟槽110。为简单起见，图1a及1b仅明确地图解说明两个衬底102/106及单个电介质层108，且其它实施例装置及/或载体衬底可取决于装置设计而包含其形成的任何数目个额外构件(例如，额外导电及/或电介质构件)。

图2图解说明使用电介质层108作为接合界面的载体衬底102到装置衬底106的接合。接合工艺可包含熔化接合工艺，但还可使用其它适合工艺。可执行退火以增强载体衬底102与装置衬底106之间的接合。在一些实施例中，装置衬底106的电介质层108经接合以接触其中图案化有腔104的载体衬底102的表面。此外，在经接合封装100中，沟槽110可与腔104对准且放置在腔104内。

如由图2进一步图解说明，在接合载体衬底102与装置衬底106之后，可使装置衬底106薄化到所要厚度t1。在一些实施例中，厚度t1可为约10μm到约70μm。其它实施例可取决于装置设计而包含具有不同厚度的装置衬底。薄化装置衬底106可使用任何适合工艺而实现，所述工艺例如化学机械抛光(cmp)工艺、机械研磨工艺、回蚀工艺、其组合等等。

随后，如由图3所图解说明，装置衬底106可经图案化以形成接点区112。在一些实施例中，使用如上文所描述的光学光刻与蚀刻的组合来图案化装置衬底106。图案化工艺可包含drie工艺，但还可使用其它适合蚀刻工艺。接点区112可提供用于随后形成的导电接垫(例如，图4a中的接垫114)的表面。接点区112可经包含以为接垫提供充分分隔高度以避免干扰随后形成的mems结构。举例来说，在图案化之后，接点区112的顶部表面可高于装置衬底106的在接点区112之间的部分的顶部表面106’。在一些实施例中，接点区112的分隔高度差t2可为约0.5μm到约2μm。

在形成接点区112之后，可在接点区112上形成接垫114，如由图4a及4b所图解说明。图4a图解说明接垫114的横截面图，而图4b图解说明接垫114的对应俯视图。图4a中所图解说明的横截面可是沿图4b的线4a-4a截取的。接垫114可包括导电材料的一或多个层，所述导电材料可取决于用于使用接垫114来将封装组件接合到装置衬底106(例如，参见图10)的所要接合条件(例如，温度、力等等)而选择。举例来说，接垫114可包括铜、金(au)层与铟(in)层、铝(al)层与锗(ge)层、铜(cu)层与锡(sn)层、金(au)层与锡(sn)层、金(au)层与锗(ge)层、金(au)层与硅(si)层、其组合等等。接垫114可各自具有宽度w1，宽度w1可是在每一接垫114的侧壁之间测量的。在一些实施例中，宽度w1可为约50μm到约60μm。

可使用任何适合工艺来形成接垫114。在一个实施例中，接垫114通过cvd、pecvd、旋涂工艺等等而沉积为一或多个毯覆层。在此些实施例中，接着使用如上文所描述的光学光刻与蚀刻的组合来图案化毯覆层。在另一实施例中，在装置衬底106上方沉积晶种层(未展示)，且形成并图案化掩模(例如，硬掩模，未展示)以包含在晶种层上方的界定接垫114的形状的开口。举例来说，掩模中的开口可与接点区112对准。在此些实施例中，接着使用适合镀覆工艺(例如，无电式电镀、电化学电镀等等)在掩模中的开口中形成接垫114。随后，可移除硬掩模及晶种层的过量部分(例如，不直接在接垫114下面的部分)。

如由图4b的俯视图所图解说明，接垫114的至少一子组(例如，接垫114a)可形成闭合环路(下文中称为接环114a)。在后续工艺步骤中，可将接环114a接合到帽盖衬底以形成经气密式密封腔(例如，参见图10)。接环114a在图4b中图解说明为矩形的；然而，在其它实施例中，接环114a可取决于装置设计而具有任何形状。其它接垫114(例如，接垫114b)可仅用于电连接且可不形成任何环路。

接下来，在图5中，在装置衬底106上方形成间隔件层116。间隔件层116可进一步放置在接垫114(包含接环114a)的顶部表面及侧壁上。可使用保形沉积工艺来沉积间隔件层116，其中间隔件层116的垂直部分(例如，在接垫114的侧壁上)具有大体上与间隔件层116的横向部分(例如，在接垫114的顶部表面上)相同的厚度。在一些实施例中，保形沉积工艺可包含cvd、pecvd、ald等等。举例来说，间隔件层116的厚度t3可为约5μm到约10μm。已观察到，当间隔件层116具有在以上范围中的厚度时，在接合工艺期间可减少各种制造缺陷，如下文更详细描述。间隔件层116可包括任何适合材料，例如氧化物、氮氧化硅(sion)、氮化硅(sin)、金属氧化物、多晶硅、无掺杂多晶硅、其组合等等。

在图6中，使用回蚀技术来图案化间隔件层116(举例来说)以形成间隔件118。所述回蚀技术可移除间隔件层116的横向部分而留下间隔件层116的在接垫114的侧壁上的垂直部分。所述回蚀工艺可进一步使间隔件层116凹陷到低于接垫的顶部表面以防止间隔件118干扰使用接合垫114的后续接合工艺(例如，参见图10)。在一些实施例中，举例来说，距离d1(例如，接垫114的顶部与间隔件118的顶部之间的高度差)可为约到约在一些实施例中，间隔件118的所要轮廓(例如，距离d1)可通过控制回蚀工艺的持续时间而实现。在后续工艺步骤中，间隔件118在涉及接垫114的接合工艺期间可有利地减少缺陷，如下文更详细阐释。

接下来，在图7中，可使用如上文所描述的光学光刻与蚀刻的组合来图案化装置衬底106。装置衬底106经图案化以界定各种mems结构120。在实施例中，mems结构120包括检测质量块(例如，弹簧、一系列梳状物等等)、电极、支撑部件、其组合等等。mems结构120可与载体衬底102中的腔104对准(例如，直接放置在腔104上方)。在装置衬底106的图案化期间，电介质层108可提供结构支撑以减小可由蚀刻工艺引起的对各种mems结构120的损坏。

图8图解说明通过使用任何适合工艺来移除电介质层108的部分进行的mems结构120的释放。举例来说，当电介质层108包括氧化物时，可使用蒸气氟化氢(hf)蚀刻工艺来移除电介质层108的部分并释放mems结构120。蒸气hf蚀刻工艺可在装置衬底106的材料(例如，硅)与电介质层108的材料(例如，氧化物)之间选择性地进行蚀刻。举例来说，蒸气hf蚀刻工艺可以比装置衬底106(及mems结构120)大的速率蚀刻电介质层108。因此，可在不显著蚀刻mems结构120/装置衬底106的情况下移除电介质层108的部分。在其它实施例中，还可使用可选择性地蚀刻装置衬底106上方的电介质层108的其它蚀刻工艺。

电介质层108的部分的移除允许mems结构120的可移动元件沿至少一个轴自由移动。应注意，电介质层108的部分取决于布局设计而移除。mems结构120可取决于装置设计而提供任何适合功能。举例来说，mems结构120可为麦克风、加速度计、陀螺仪、压力传感器、喷墨式打印机、其组合等等的部分。

图9图解说明帽盖衬底150的横截面图，帽盖衬底150随后可使用接垫114接合到载体衬底102及装置衬底106(参见图10)。在一些实施例中，帽盖衬底150是包括功能电路的互补式金属氧化物半导体(cmos)芯片或cmos晶片。举例来说，帽盖衬底150可包括半导体衬底152。举例来说，半导体衬底152可包括经掺杂或无掺杂的块状硅或者绝缘体上覆半导体(soi)衬底的有源层。通常，soi衬底包括形成于绝缘体层上的半导体材料层(例如硅)。举例来说，绝缘体层可为埋入式氧化物(box)层或氧化硅层。绝缘体层提供于衬底(例如硅或玻璃衬底)上。另一选择为，半导体衬底152可包含：另一元素半导体，例如锗；化合物半导体，其包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟；合金半导体，其包含sige、gaasp、alinas、algaas、gainas、gainp及/或gainasp；或其组合。还可使用其它衬底，例如多层衬底或梯度衬底。

在半导体衬底152的顶部表面处可形成有源装置(未展示)，例如晶体管、电容器、电阻器、二极管、光电二极管、熔丝等等。在有源装置及半导体衬底152上方可形成互连结构154。互连结构154可包含含有使用任何适合方法形成的导电构件156(例如，导电线及通路)的层间电介质(ild)及/或金属间电介质(imd)层。ild及imd层可包含放置在此些导电构件之间的具有(举例来说)低于约4.0或甚至2.0的k值的低k电介质材料。在一些实施例中，ild及imd层可由通过任何适合方法(例如旋涂、化学气相沉积(cvd)及等离子体增强cvd(pecvd))形成的(举例来说)以下各项制成：磷硅酸盐玻璃(psg)、硼磷硅酸盐玻璃(bpsg)、氟硅酸盐玻璃(fsg)、sioxcy、旋涂玻璃、旋涂聚合物、硅碳材料、其化合物、其复合材料、其组合等等。

导电构件156可通过镶嵌工艺(例如单镶嵌或双镶嵌工艺)而形成。导电构件156由导电材料(例如，包括铜、铝、钨、其组合等等)形成，且导电构件156可衬有扩散势垒层及/或粘合层(未展示)。扩散势垒层可由tan、ta、tin、ti、cow等一或多个层形成。互连结构154中的导电构件156电连接各种有源装置以在帽盖衬底内形成功能电路。由此类电路提供的功能可包含存储器结构、处理结构、传感器、放大器、电力分配、输入/输出电路等等。所属领域的技术人员将了解，以上实例仅出于说明性目的而提供以进一步阐释各种实施例的应用且并不意味着以任何方式限制本发明。视情况针对给定应用可使用其它电路。

还应注意，一或多个蚀刻停止层(未展示)可定位于ild及imd层中的邻近者之间。通常，蚀刻停止层提供在形成通路及/或接点时用以停止蚀刻工艺的机构。蚀刻停止层由与邻近层(例如，下伏半导体衬底152与上覆互连结构154)具有不同蚀刻选择性的电介质材料形成。在实施例中，蚀刻停止层可由通过cvd或pecvd技术沉积的sin、sicn、sico、cn、其组合等等形成。

在互连结构154上方可形成i/o及钝化构件。举例来说，接垫158可形成于互连结构154上方且可经由互连结构154中的导电构件156电连接到有源装置。接垫158可包括导电材料，例如铝、铜、镍、其组合等等。还可使用其它材料(例如，类似于接垫114的材料)。此外，在互连结构154及接垫158上方可形成钝化层160。在一些实施例中，钝化层160可由非有机材料形成，所述非有机材料例如氧化硅、无掺杂硅酸盐玻璃、氮氧化硅等等。还可使用其它适合钝化材料。钝化层160的部分可覆盖接垫158的边缘部分，且接垫158可通过钝化层160中的开口162而暴露。

在各种实施例中，接垫158可在后续工艺步骤中接合到装置衬底106的接垫114(参见图10)。接垫158可具有类似于对应接垫114的形状，例如图4b的俯视图中所图解说明的形状。举例来说，接垫158的至少一子组可形成闭合环路以提供俯视图中的接环结构。此外，开口162可是充分宽的(例如，具有宽度w2)以容纳接垫114及间隔件118。举例来说，在其中接垫114的宽度w1(参见图4)为约50μm到约60μm的实施例中，开口162的宽度w2可为约70μm到约80μm。取决于装置设计，在其它实施例中可使用其它尺寸。

任选地还可在帽盖衬底150中形成额外互连构件，例如额外钝化层、导电柱及/或凸块下金属(ubm)层。举例来说，帽盖衬底150可包含额外接点垫164，举例来说，所述额外接点垫可包括铝铜合金。帽盖衬底的各种构件可通过任何适合方法而形成且本文中不再进一步详细描述。此外，以上所描述的帽盖衬底150的一般构件及构造只不过是一个实例性实施例，且帽盖衬底150可包含任何数目个以上构件以及其它构件的任何组合。举例来说，在钝化层160中可形成防粘连凸块(未展示)。

图10图解说明帽盖衬底150到装置衬底106及载体衬底102的接合。在实施例中，接合工艺包含其中接垫158直接接合到接垫114的共晶接合工艺。接垫114及接垫114的侧壁上的间隔件118可至少部分地延伸到钝化层160中的开口162中。由于间隔件118先前已凹陷到低于接垫114的顶部表面(参见图6)，因此间隔件118可不接触接垫158。因此，间隔件118可不显著影响在接垫114与158之间形成的接合。共晶接合工艺可通过将接环114a接合到对应密封环158a而形成其中放置有mems结构120的经密封腔166。在一些实施例中，经密封腔166可进一步包含载体衬底102的腔104。此外，在其中帽盖衬底150包含防粘连凸块(未展示)的实施例中，防粘连凸块还可放置在经密封腔166中且与mems结构120对准。在进行接合之后，可执行额外处理步骤，例如将个别mems装置从mems装置封装100单粒化。单粒化工艺可是多步骤工艺，其中首先执行部分单粒化(例如，沿着切割道168)，之后将个别装置从封装100完全单粒化。

在各种实施例中，间隔件118减少否则在接合工艺期间可发生的缺陷。举例来说，间隔件118可减少来自接垫114及158的导电材料扩散(称为“挤出”)量。此外，间隔件118在接合期间可有利地改进间隙可控制性及密封。另外，密封环114a/158a上的间隔件118可减小克肯达尔空隙且减小接合结构中的出气效应，此可改进经密封腔166的气密式密封。

图11图解说明根据一些实施例的用于形成装置封装的工艺流程200。在步骤202中，在装置衬底(例如，装置衬底106)上方形成第一接垫(例如，接垫114)。在装置衬底中的经图案化的接点区(例如，接点区112)上可形成第一接垫。可进一步将装置衬底接合到其中图案化有腔(例如，腔104)的载体衬底(例如，载体衬底102)。第一接垫的部分可形成闭合环路(例如，例如接环114a)。接下来，在步骤204中，在接垫上方沉积间隔件层(例如，间隔件层116)且使所述间隔件层沿着接垫的侧壁延伸。在步骤206中，图案化间隔件层以在第一接垫的侧壁上形成间隔件(例如，间隔件118)。图案化间隔件层可包含移除横向部分、可包含回蚀工艺，所述回蚀工艺可进一步使间隔件凹陷到低于第一接垫的顶部表面。在步骤208中，通过将第一接垫接合到帽盖衬底(例如，帽盖衬底150)上的第二接垫(例如，接垫158)而将帽盖衬底接合到装置衬底。所述接合工艺可包含形成经密封腔(例如，腔166)的共晶接合工艺。

因此，如上文所描述，各种实施例装置封装包含形成于接垫/接环的侧壁上的间隔件。所述间隔件减小在涉及接垫/接环的共晶接合工艺期间可发生的制造缺陷的风险。举例来说，所述间隔件可改进间隙可控制性、减小克肯达尔空隙、减少出气、减少共晶化合物的挤出、改进由接环界定的经密封腔的气密性等等。

根据一实施例，一种方法包含：在装置衬底上形成第一多个接垫；在所述第一多个接垫上方沉积间隔件层且使所述间隔件层沿着所述第一多个接垫的侧壁延伸；及蚀刻所述间隔件层以移除所述间隔件层的横向部分且在所述第一多个接垫的侧壁上形成间隔件。所述方法进一步包含：通过将所述第一多个接垫接合到第二多个接垫而将包含所述第二多个接垫的帽盖衬底接合到所述装置衬底。

根据另一实施例，一种方法包含：将装置衬底接合到载体衬底；图案化所述装置衬底的与所述载体衬底相对的表面以形成接点区；及在所述接点区上形成第一接环。所述方法进一步包含：在所述第一接环上方及沿着所述第一接环的侧壁沉积间隔件层；及图案化所述间隔件层以在所述第一接环的侧壁上界定间隔件。图案化所述间隔件层包含：使所述间隔件的顶部凹陷到低于所述第一接环的顶部表面。所述方法进一步包含：图案化所述装置衬底以界定微机电系统(mems)结构；及将所述第一接环共晶地接合到帽盖衬底上的第二接环。将所述第一接环接合到所述第二接环界定其中放置有所述mems结构的经密封腔。

根据又一实施例，一种封装包含具有微机电系统(mems)结构的装置衬底、在所述装置衬底上的第一接环及放置于所述第一接环的侧壁上的间隔件。所述封装进一步包含接合到所述装置衬底的帽盖衬底。所述帽盖衬底包含接合到所述第一接环的第二接环，且所述第一接环与所述第二接环界定包括所述mems结构的经密封腔。

前述内容概述了几个实施例的构件，使得所属领域的技术人员可更好地理解本发明的方面。所属领域的技术人员应了解，所属领域的技术人员可容易地使用本发明作为用于设计或修改用于实施本文中所介绍的实施例的相同目的及/或实现本文中所介绍的实施例的相同优点的其它过程及结构的基础。所属领域的技术人员还应认识到，此些等效构造并不背离本发明的精神及范围，且在不背离本发明的精神及范围的情况下，此些等效构造在本文中可做出各种改变、替代及变更。