专利名称：一种具有21位精度的专用rdc测角装置的制作方法
技术领域：
本实用新型涉及伺服控制领域高精度测角装置。具体涉及一种一种具有21位精度的专用RDC测角装置。
背景技术：
测角技术是伺服控制领域的核心技术之一，对控制精度的影响具有重要意义。工程上通常采用编码器或者多级旋转变压器作为测角部件，辅以必要的数字、模拟电路，完成数字化角度测量。在一些伺服控制器领域，由于高精度、小体积和抗恶劣环境条件(比如冲击、振动)影响等因素要求，通常使用双通道旋转变压器进行角度测量。双通道旋转变压器输出的是包含有角度位置信息的正、余弦模拟电压信号，分别为粗通道余弦高、低信号，粗通道正弦高、低信号，精通道余弦高、低信号，精通道正弦高、低信号。在32对极模式下，轴角转过360度对应粗通道输出一个完整的正/余弦周期，而精通道则相应输出32个完整的正/余弦周期。上述粗、精通道信号分别送入AD公司生产的专用轴角数字转换芯片(本设计采用AD2S82A)，采用比值跟踪的转换方式，由用户选择外围电阻、电容器件来设计测角系统动态性能、精度，参见图1。为了让2片AD2S82A正确地工作，以便读出相应的16位粗、精通道数字量角度值，用户还需设计时序控制、片选、相关查询/中断以及控制CPU电路。然后按照一定的粗精耦合及纠错算法，将2组16位的粗、精通道数据组合成实际使用的21位高精度测角数据。在16位数据模式下，ILSB的测角误差对应19.2〃 ；在21位数据模式下，ILSB的测角误差对应0.618"。测角系统构成及其与CPU接口电路，参见图1。时序控制是测角系统设计的核心，相关控制信号只有满足参见图2所示条件的时序时，才能在16位数据总线上得到正确的角度值。AD2S82A的16位输出口具有三态锁存功能，可利用ENABLE和INHIBIT信号进行锁存与使能控制。当BUSY为低电平时，表示转换结束，可以从输出口读取有效数据。ENABLE决定输出数据的状态，当为高电平时，输出为高阻态，低电平时才把锁存器的数据输出到数据总线上。当INHIBIT信号为低电平时，禁止输出锁存器的刷新，释放INHIBIT信号，会自动刷新锁存器并产生一个BUSY信号。通常，使用CPU读取AD2S82的16位输出数据时，首先要使所有的AD2S82A的INHIBIT变为低电平，然后等待最长600ns后，再使要读取的AD2S82A的ENABLE信号变为低电平，再等待最长110ns，才能读取输出的数据。然后按照一定的算法把2组16位的数据组合为21位的数据。上述设计方法的缺点如下:I)电路复杂，占用PCB面积大； 2)可靠性差，由于系统具有交流激磁信号、直流电源信号、地址/数据总线信号以及时序控制信号，使得系统硬件调试麻烦，程序容易跑飞；3)需要技术人员在CPU时序控制、接口电路设计方面投入大量精力；[0013]4)需要技术人员掌握粗、精耦合算法，而普通技术人员不掌握该算法。
发明内容本实用新型的目的在于提供一种具有21位精度的专用RDC测角装置，使用者无需关心整个测角电路的模拟电路、接口时序等控制电路设计，只需将该电路装置的引脚正确连接，然后给该电路装置分配一个连续的奇、偶总线地址即可。粗、精耦合算法集成在装置控制器内部，装置对外只设计了 16位数据总线，读偶地址时输出组合后21位数据的低16位，读奇地址时输出21位数据的高5位(D11-D15为有效位)，用户只需在程序里将2组数据移位并相加即能还原21位精度的测角值，下面为一个典型的用户应用程序的例程。Unsigned long int Jiaodu;// Jiaodu 存放读取的最终角度值Unsigned long int DL;//DL 存放低 16 位角度值Unsigned long int DH;//DH 存放高 5 位角度值DL=inport (ADDR) ; //ADDR—偶地址
DH=inport(ADDR+1);DL= DL&0x0000ffff ；// 只取低 16 位DH= DH&0x0000f800;//只取 D11-D15Jiaodu= DH 5+ DL;//DH的数据左移5位变为D16-D20，与低16位组//合成最终21位角度值本实用新型的技术解决方案是:一种具有21位精度的专用RDC测角装置，包括FPGA，其特征在于:还包括与所述FPGA输入连接的2片测角芯片AD2S82A，以及动态性能、精度配置的电阻和电容，所述FPGA、测角芯片AD2S82A、电阻以及电容集成封装在一片金属厚膜电路上。上述测角芯片AD2S82A内部包括依次连接的数字正余弦乘法器、相敏解调器、积分器、压控振荡器以及可逆计数器电路。所述FPGA从输入到输出包括依次连接的时序控制逻辑单元、组合编码单元、智能纠错单元以及CPU接口控制单元。上述金属厚膜的大小为51 X31 X 10mm。采用高性能FPGA设计测角装置控制器，并将其与2片AD2S82A芯片及其周边电阻、电容电路封装在装置内，形成一个完整的厚膜电路装置。其中测角装置的控制器采用高性能FPGA实现，其完成的主要功能有:※时序控制；※粗精通道输入地址译码；※21位粗精耦合算法；※21位深度可调FIFO;※双16位可寻址输出寄存器；整个装置化的测角系统长宽高为:51 X 31 X 10mm。本实用新型的优点在于:测角系统装置化，体积小，可靠性高；自带粗、精耦合算法；对用户CPU设计要求简单，易于客户使用。
图1本实用新型连接示意框图；图2为FPGA的时序波图。
具体实施方式
本实用新型是将2片测角芯片(AD2S82A)及选择其动态性能、精度配置的电阻、电容，和由高性能FPGA构成的测角控制器一起，封装在一片51 X 31 X IOmm的金属厚膜电路装置里。通过对FPGA的编程，完成测角系统接口时序控制、粗精耦合算法、纠错算法、地址译码以及结果数据的读出管理。该装置的内部组成参见图1，一种具有21位精度的专用RDC测角装置，包括FPGA，还包括与所述FPGA输入连接的2片测角芯片AD2S82A，以及动态性能、精度配置的电阻和电容，所述FPGA、测角芯片AD2S82A、电阻以及电容集成封装在一片金属厚膜电路上。电路的工作过程如下:首先，装置中的AD2S82A专用测角芯片接收旋变送入的模拟正余弦信号，通过该芯片内部的数字正余弦乘法器、相敏解调器、积分器、压控振荡器、可逆计数器等电路将该模拟信号转换为数字角度信号并存放在内部锁存器中。FPGA对两片AD2S82的数据采用随机访问的方式进行读取。在开始读取数据前，先置INHIBIT信号为低电平，等待600ns以使数据达到稳定。然后置ENABLE信号为低电平。此时AD2S82A输出锁存器的数据将传输到数据总线上，FPGA—次性读取数据总线上的16位数据(D0—D16)。读取完成后，将INHIBIT信号和ENABLE信号置为高电 平。使输出锁存器的数据得以刷新。FPGA —次性读取两片AD2S82A的数据并将其存入内部锁存器，用于后续处理。其中，FPGA的时序波图，参见图2，FPGA对读入的两片AD2S82A的数据首先进行组合，由于本装置针对旋变的粗精比为1:32，所以将粗角度的前5位与精角度的全16位进行组合，形成组合后的21位数据，存入FPGA的缓存区中。由于实际的旋变在制造过程中不可能完全做到精确的1:32的比例，会使粗读数在进位或借位时产生错误，即粗读数多“ I ”或少“ I ”。这是一种原理性误差，实际使用时不可避免的，所以该测角装置还必须具备纠错算法来对组合后的数据进行纠错。本系统采用“余数比较法”对组合后的数据进行纠错，纠错后的数据锁存入FPGA的内部FIFO中，供外部CPU读取及使用。本实用新型装置适用于读取使用400Hz激磁信号、32对极的双通道旋转变压器信号；读出的数据精度为21位；读数间隔周期应大于1ms，读取方式见前述。
权利要求1.一种具有21位精度的专用RDC测角装置，包括FPGA，其特征在于:还包括与所述FPGA输入连接的2片测角芯片AD2S82A，以及动态性能、精度配置的电阻和电容，所述FPGA、测角芯片AD2S82A、电阻以及电容集成封装在一片金属厚膜电路上。
2.根据权利要求1所述具有21位精度的专用RDC测角装置，其特征在于:所述测角芯片AD2S82A内部包括依次连接的数字正余弦乘法器、相敏解调器、积分器、压控振荡器以及可逆计数器电路。
3.根据权利要求1所述具有21位精度的专用RDC测角装置，其特征在于:所述FPGA从输入到输出包括依次连接的时序控制逻辑单元、组合编码单元、智能纠错单元以及CPU接口控制单元。
4.根据权利要求1 3任一所述具有21位精度的专用RDC测角装置，其特征在于:所述金属厚膜的大小为51 X31 X 10mm。
专利摘要一种具有21位精度的专用RDC测角装置，包括FPGA，还包括与所述FPGA输入连接的2片测角芯片AD2S82A，以及动态性能、精度配置的电阻和电容，所述FPGA、测角芯片AD2S82A、电阻以及电容集成封装在一片金属厚膜电路上。本实用新型测角系统装置化，体积小，可靠性高；自带粗、精耦合算法；对用户CPU设计要求简单，易于客户使用。
文档编号G01B7/30GK203132499SQ20122074493
公开日2013年8月14日 申请日期2012年12月31日 优先权日2012年12月31日
发明者刘升, 陈继东, 夏博, 罗韡 申请人:西安奇维科技股份有限公司