片上系统芯片在测试条件VI、Tl、Fl下，经采用本发明复用扫描链技术的 测试方法，所有指令和/或数据全部通过，没有发生错误，如附图7所示，其功耗预算为PBl。 那么该芯片可以提供给一些对功耗预算在PBl之上的客户应用。若该片上系统芯片在测试 条件V2、T1、F1下（V2 < VI)下，功耗降低为PB2(PB2 < PB1)，但经本发明复用扫描链技术 的测试方法验证，仅指令和/或数据Il和12会发生逻辑错误。那么该芯片也可以提供给 功耗预算在PB2之上且能够规避指令和/或数据Il和12的客户应用。若片上系统芯片在 测试条件V3、T1、F1下（V3 < V2)下，功耗预算进一步降低到PB3(PB3 < PB2)，经本发明复 用扫描链技术的测试方法验证，指令和/或数据II、12、13、14、15及16会发生逻辑错误， 且错误发生率为ER3。那么该芯片也可以提供给那些功耗预算在PB3之上且用户可接受错 误发生率高于或等于ER3的客户应用。可见本发明这种通过复用扫描链技术定位片上系统 时序逻辑错误的方法，能够在不增加芯片面积和设计成本的前提下，满足不同用户的不同 功耗需求，使不同的用户均能够在最低的成本预算下实现其应用。
[0069] 以上所述仅为本发明较佳的实施例，并非因此限制本发明的实施方式及保护范 围，对于本领域技术人员而言，应当能够意识到凡运用本发明说明书及图示内容所做出的 等同替换和显而易见的变化所得到的方案，均应当包含在本发明的保护范围内。
【主权项】
1. 一种复用扫描链技术定位片上系统时序逻辑错误的方法，其特征在于，所述方法包 括： 同一测试指令和/或数据通过PAD口输入，扫描链使能信号有效，所述测试指令和/或 数据经所述P级扫描链串行移位至N级流水线的起始位置； 在设定的测试条件下，所述测试指令和/或数据进入所述N级流水线，在第一个时钟周 期内所述扫描链使能信号有效，此后的n-1个时钟内，所述扫描链使能信号无效； 所述测试指令和/或数据经所述N级流水线处理和执行后使能所述扫描链使能信号， 所述测试指令和/或数据经N级流水线的处理结果通过Q级扫描链串行移位至所述PAD口 输出； 判断从所述PAD端口输出的所述测试指令和/或数据的处理结果是否与预期结果是否 相同，并获取判断结果； 记录所述判断结果； 其中，n为所述测试指令和/或数据在所述N级流水线中共经历的时钟周期数；n、P、N和Q均为正整数。2. 根据权利要求1所述的复用扫描链技术定位片上系统时序逻辑错误的方法，其特征 在于，所述测试指令和/或数据进入所述N级流水线经n个时钟周期后和所述测试指令和 /或数据的处理结果进入Q级扫描链之前，扫描链使能信号从无效设置为有效。3. 根据权利要求2所述的复用扫描链技术定位片上系统时序逻辑错误的方法，其特征 在于，当从所述PAD端口输出的所述测试指令和/或数据经N级流水线的处理结果与所述 预期结果相同时，所述判断结果为所述指令和/或数据未出现逻辑或时序错误。4. 根据权利要求2所述的复用扫描链技术定位片上系统时序逻辑错误的方法，其特征 在于，当从所述PAD端口输出的所述处理结果与所述预期结果不相同时，所述判断结果为 所述指令和/或所述数据出现逻辑或时序错误。5. 根据权利要求1所述的复用扫描链技术定位片上系统时序逻辑错误的方法，其特征 在于，在所述测试指令和/或数据经所述N级流水线处理和执行期间保证所述设定的测试 条件相同，所述测试条件包括工作电压、工作频率以及环境温度。6. -种计算系统时序逻辑错误的方法，其特征在于，所述方法包括在测试条件X下对 测试指令和/或数据Y执行z次复用扫描链技术定位片上系统时序逻辑错误的方法，获取 z个判断结果； 根据z个所述判断结果计算所述测试指令和/或数据Y在测试条件X下的错误发生 率； 其中，所述测试条件X包括测试条件X1、测试条件X2........测试条件Xni*m种；所述 测试指令和/或数据Y包括测试指令和/或数据Y1、测试指令和/或数据Y2........测试 指令和/或数据1共n种；Xi、X2........Xni为不同的所述测试条件的标号，Y^Y2........ Yn为不同的所述测试指令和/或数据的标号；m、n和z均为大于O的正整数。7. -种复用扫描链技术定位片上系统时序逻辑错误的应用，其特征在于，当处理器执 行应用程序中的第二指令和/或数据时，采用第一指令和/或数据替代第二指令和/或数 据并实现所述第二指令和/或数据的相同功能； 其中，当所述处理器执行所述第一指令和/或数据时错误发生率为〇,执行所述第二指 令和/或数据时错误发生率的范围为（〇, 1)。8. 根据权利要求7所述的复用扫描链技术定位片上系统时序逻辑错误的应用，其特征 在于，当执行所述应用程序中的所述第二指令和/或数据并发生错误时，采用恢复机制恢 复所述处理器的正常工作，且所述恢复机制满足用户体验。9. 根据权利要求7所述的降低片上系统时序逻辑错误率的方法，其特征在于，当所述 处理器执行应用程序中的第三指令和/或数据时，所述第一指令和/或数据替代所述第三 指令和/或数据。10. 根据权利要求9所述的复用扫描链技术定位片上系统时序逻辑错误的应用，其特 征在于，所述处理器执行所述第三指令和/或数据时错误发生率为1。11. 根据权利要求10所述的复用扫描链技术定位片上系统时序逻辑错误的应用，其特 征在于，当所述处理器执行应用程序中的所述第三指令和/或数据时，所述第二指令和/或 数据替代所述第三指令和/或数据。12. 根据权利要求11所述的复用扫描链技术定位片上系统时序逻辑错误的应用，其特 征在于，所述第二指令和/或数据替代所述第三指令和/或数据，采用恢复机制实现所述第 三指令和/或数据的相同功能。13. 根据权利要求8或12所述的复用扫描链技术定位片上系统时序逻辑错误的应用， 其特征在于，当所述恢复机制不能够满足用户体验和/或所述错误发生率超出了所述用户 可接受的范围时，用错误发生率低于所述第二指令和/或数据的指令和/或数据替代所述 第二指令和/或数据。14. 根据权利要求13所述的复用扫描链技术定位片上系统时序逻辑错误的应用，其特 征在于，当用错误发生率低于所述第二指令和/或数据的指令和/或数据替代所述第二指 令和/或数据的同时，采用所述恢复机制实现所述第二指令和/或数据的相同功能。
【专利摘要】本发明提出一种定位片上系统时序逻辑错误、错误率的计算及其应用的方法，在定位片上系统时序错误时，在同一测试条件下，同一测试指令和/或数据通过PAD口输入P级扫描链、N级流水线以及Q级扫描链，通过控制扫描链使能信号实现对测试指令和/或数据的测试；错误率计算时根据所有的处理结果获取在该环境下测试指令和/或数据的错误率；在降低错误率时，当处理器执行应用程序中的第二指令和/或数据时，第一指令和/或数据替代第二指令和/或数据并实现第二指令和/或数据的相同功能。本发明中用户根据自身应用需要，选择用户可接受错误发生率范围内的芯片，既节约了成本，同时也能满足用户的需求。
【IPC分类】G01R31/3185
【公开号】CN105067994
【申请号】CN201510587267
【发明人】景蔚亮, 陈邦明
【申请人】上海新储集成电路有限公司
【公开日】2015年11月18日
【申请日】2015年9月15日