一种基于FPGA的同步时钟管理模块的制作方法

本发明属于电力系统及其自动化技术领域，更准确地说本发明涉及一种基于fpga的同步时钟管理模块。

背景技术：

时钟管理是电网安全自动装置的重要功能，主要包含以下几个方面：

1)基于gps的对时管理，涉及外接b码信号解析、质量分析和异常监测；

2)装置带电情况下，自身的rtc守时功能，时间分辨率高于1ms；

3)装置硬件系统需生成电气量采样所用的触发脉冲，当装置由分布式布置的多采样模件组成时，各采样模件之间需进行同步守时和同步采样，各模件间同步触发脉冲绝对时间偏差小于10us；

目前为实现上述三大功能，业界多采用组合式实现方法：

1)采用专用b码解析设备或集成到装置内部的fpga模块解析外接的b码信号，为装置提供时间信息(包括：年、月、日、时、分、秒)和同步脉冲(秒脉冲、分脉冲)；

2)为实现装置带电情况下，分辨率高于1ms的rtc守时功能，采用专用的外接高精度rtc芯片，或者通过cpu高频定时中断通过软件方式实现rtc功能；

3)单体装置(如合并单元)基于gps的同步采样脉冲由定制的fpga倍频模块或者cpu内部定时器配合软件实现，一般都需软件标识同步采样脉冲的到来并对采样基频时钟偏斜进行修正。分布式装置的同步采样脉冲生成根据设备的功能需求有不同的处理办法，大部分采用各分布式单元均独立进行基于gps的同步采样脉冲生成，这种方式的缺陷是整个分布式系统严格依赖于gps进行运转，一旦某个分布式单元丢失gps时钟，整个系统就需退出运行。近年来，为了解决对gps的依赖问题，有文献提出采样脉冲集中下发的形式，这种形式的装置实现中，只有主控单元接入b码源，即使该b码源丢失，整个系统的同步采样脉冲也能统一基于主控单元的基频时钟进行工作。但是这种实现方式使得各分布式单元无法获取秒脉冲，且整个系统完全依赖于主机箱时钟系统工作，降低了系统的可靠性。

为了在继电保护和安全自动装置上实现上述功能，需要在装置架构设计、软件功能模块划分、多模件配合上做周密考虑，增加了装置软硬件功能模块之间的耦合关系和实现复杂度。

技术实现要素：

本发明的目的是针对现有技术中在电网安全自动装置应用同步时钟管理的不足，提出一种基于fpga的同步时钟管理模块。该模块提供b码解析、自同步高精度rtc、自同步采样脉冲输出三大功能，为装置提供一体化可配置同步时钟管理方案，能满足不同架构装置对时钟管理的需求，装置硬件无须额外配置外挂b码解析模块和高精度rtc时钟ic，装置软件无须参与复杂的时钟管理功能，只需通过简单的参数设置和状态字读取就能获得自同步的各类时钟服务。

具体地说，本发明具体采用以下技术方案：

一种基于fpga的同步时钟管理模块，包括b码解析子模块、自同步rtc子模块、自同步采样脉冲输出子模块和接口管理子模块，各子模块集成在一块fpga中且b码解析子模块、自同步rtc子模块及自同步采样脉冲输出子模块均能够独立使能，其特征在于：

所述b码解析子模块，用于解析b码码元，若码元无效则设置状态信息无效位，若码元有效则解析时间信息以及相关的时间质量、闰秒预告及时间合法性信息，根据码元特征检测b码pr码元，作为秒脉冲pps输出参考点；时间信息及秒脉冲pps信号送给自同步rtc子模块和自同步采样脉冲输出子模块作为自同步依据；

所述自同步rtc子模块，用于在根据b码解析子模块的状态信息判断时间信息有效时，在pps上升沿更新本子模块中的时间和日历信息，同时清空本子模块中的亚秒计数器，保持本子模块与pps的同步；若b码解析子模块关闭，则依靠本地时钟守时；

所述自同步采样脉冲输出子模块，用于根据外部设定的采样频率，计算得到内部计数器上限清零阈值，采用本地晶振的输出作为计数时钟源，通过秒脉冲pps信号修正本地时钟走时误差，把误差均摊到若干个输出周期，输出采样脉冲；若b码解析子模块关闭，则在本地时钟状态工作；

所述接口管理子模块，用于向同步时钟管理模块外部提供接口，使能各子模块，读取各子模块的相应状态或信息，设置各子模块的功能。

上述技术方案的进一步特征在于，所述b码解析子模块最终输出时间信息为真实时间tr，tr与该子模块解析时间tb的关系为tr＝tb+1s，其中1s代表一秒。

上述技术方案的进一步特征在于，所述b码解析子模块结合闰秒预告位处理时间进位问题，在下一个秒脉冲pps到来时，输出修正后的时间信息。

上述技术方案的进一步特征在于，所述b码解析子模块，包括时钟分频单元、码元识别单元、时间信息解读单元、秒脉冲生成单元、时间信息输出单元和状态信息输出单元，其中：

所述时钟分频单元，用于将外部时钟分频，并提供给本子模块其它单元；

所述码元识别单元，用于解析b码码元，若码元无效则设置时间状态信息中的码元状态位无效，重新进行码元检测；若码元有效，则交由时间信息解读单元解析时间信息；

所述时间信息解读单元，用于根据码元流的校验位、时间日期的合法性条件判断时间信息的有效性，依据判断结果设置时间状态信息，所述时间状态信息包含b码是否有效、校验信息、时间质量、闰秒预告；

所述时间信息输出单元和状态信息输出单元，分别用于输出时间信息和时间状态信息，提供给其它子模块使用；

所述秒脉冲生成单元，用于根据码元特征，检测b码pr码元，作为秒脉冲pps输出参考点，在b码信号有效时，产生pps信号，上升沿有效，给后继子模块提供时间基准参考点。

上述技术方案的进一步特征在于，所述自同步rtc子模块的亚秒计数器为微秒计数器，构成微秒计时单元，用于提供时间戳进行事件时标记录，微秒计时信息存于本子模块的相应寄存器内。

上述技术方案的进一步特征在于于，所述自同步rtc子模块，还包括时钟分频单元、b码信息预处理单元、rtc核心计时单元和rtc信息输出单元，其中：

所述时钟分频单元，用于将外部时钟分频，并提供给本子模块其它单元；

所述b码信息预处理单元，用于接收来自b码解析子模块的时间信息和时间状态信息和秒脉冲pps信号；

所述rtc核心计时单元，用于根据b码解析子模块的状态信息，在判断时间信息有效的情况下，在pps上升沿到来时更新本子模块中的时间和日历信息，同时清空本子模块中的微秒计时单元，保持本子模块与pps的同步；若b码解析子模块关闭，则依靠本地时钟守时；时间和日历信息存于本子模块的相应寄存器内；

所述rtc信息输出单元，用于输出本子模块的寄存器的信息，包括时间和日历信息以及微秒计时信息。

上述技术方案的进一步特征在于，所述自同步rtc子模块的寄存器，在读取相应信息时，相应信息同时锁存在寄存器中，在写入相应信息时，只有在所有信息都写入寄存器中后才会同步更新相应信息。

上述技术方案的进一步特征在于，所述自同步采样脉冲输出子模块，采用的误差均摊的方式为：以pps信号为基准，两上升沿的之间的时间为标准的1s，设该段时间内理想的计时器计数值为t0，实际计数器值为t1s，采样脉冲为n点/s，每个采样样脉冲理想计数值为t0/n，则按δt＝(t1s-t0)/n，将时间误差均分到每个采样脉冲宽度中，其中δt为每个采样脉冲宽度中均分的时间误差。

上述技术方案的进一步特征在于，所述自同步采样脉冲输出子模块，包括时钟倍频单元、时钟偏差检测单元、采样脉冲校正单元、采样脉冲生成单元，其中：

所述时钟倍频单元，用于根据外部设定的采样频率，计算得到内部计数器上限清零阈值，采用本地晶振的输出作为计数时钟源；

所述时钟偏差检测单元，用于根据pps信号为基准，检测本地时钟走时误差；

所述采样脉冲校正单元，用于将本地时钟走时误差均摊到若干个输出周期；

所述采样脉冲生成单元，用于输出采样脉冲。

上述技术方案的进一步特征在于，所述接口管理子模块，包括b码接口管理单元、rtc接口管理单元和采样脉冲接口管理单元，其中各管理单元分别用于使能相应子模块、读取相应子模块的相应状态或信息及设置相应子模块的功能。

本发明的有益效果如下：本发明集b码解析子模块、自同步rtc子模块、自同步采样脉冲输出子模块于一体，三大模块可分别使能，满足电力系统安全自动装置同步时钟管理的所有应用需求；模块集成在一个fpga芯片上，在硬件设计时可省去专用高精度rtc芯片，自同步rtc计时分辨率高于1ms；可以基于硬件描述语言实现本发明，对外表现形式是一个ip核，只要有fpga的硬件模件均可集成应用。最后，本发明能够最大程度减轻安全自动装置软件处理同步时钟管理的开销，cpu可直接读取b码信息、rtc信息，同步采样脉冲的输出不需要cpu的干预，在b码源信号正常的情况下，几大功能模块之间能进行自同步。

附图说明

图1为本发明整体功能框图。

图2为b码解析子模块功能示意图。

图3为自同步rtc子模块功能示意图。

图4为自同步采样脉冲输出子模块功能示意图。

图5为一体化装置应用本发明的示意图。

图6为分布式装置应用本发明的示意图。

具体实施方式

下面结合附图和实施例对本发明作进一步详细说明。

实施例1：

现有技术中，b码解析，rtc时钟以及采样脉冲发生单元都是独立的，存在软硬件设计较复杂的问题。而本实施例则在fpga芯片上集成了b码解析、自同步高精度rtc、自同步采样脉冲输出三大功能模块，各功能模块既可以独立使用，也可以联合使用，将三者有机结合起来，提供通用总线的cpu接口对各模块进行管理，整体功能框图如图1所示，基于fpga以ip形式交付使用，能够满足电网安全自动装置对时和同步时钟管理的各种需求。

本实施例的硬件主体由一片fpga(包括配套外部电路：供电电路和配置电路)、一个高精度晶振(25m，10ppm)以及硬件接口电路(如rs-485接口、差分lvds、光模块)组成。fpga技术以其在不改变硬件电路的基础上的逻辑可更改优势在现代嵌入式系统中获得了广泛应用，电力行业内的继电保护和安全自动装置也不例外。随着fpga芯片性价比的快速提高，fpga已经成为硬件设计的必备模块，为应用本实施例奠定了硬件基础。

本实施例在fpga芯片中集成的主要子模块，包括b码解析子模块、自同步rtc子模块、自同步采样脉冲输出子模块和接口管理子模块，b码解析子模块开启是自同步rtc子模块进行自同步守时、自同步采样脉冲输出子模块进行自同步和自校正的基础。若b码解析子模块关闭，则自同步rtc子模块和自同步采样脉冲输出子模块均工作在本地时钟状态。b码解析子模块、自同步rtc子模块及自同步采样脉冲输出子模块均能够独立使能。

b码解析子模块主要用于解析b码码元，若码元无效则设置状态信息无效位，若码元有效则解析时间信息以及相关的时间质量、闰秒预告及时间合法性信息，根据码元特征检测b码pr码元，作为秒脉冲pps输出参考点；时间信息及秒脉冲pps信号送给自同步rtc子模块和自同步采样脉冲输出子模块作为自同步依据。b码解析子模块最终输出时间信息为真实时间tr，tr与该子模块解析时间tb的关系为tr＝tb+1s，其中1s代表一秒，即b码单元解析时间比实际时间晚1秒，输出时间增加1秒。

具体而言，b码解析子模块对基于gps的b码信号进行识别和信息提取，给出年、月、日、时、分、秒信息，给出时间质量信息，给出闰秒跳变信息，提供秒脉冲pss信号、分脉冲输出，并以脉冲方式给出b码丢失异常中断信号，并根据实际情况处理年月日时分秒的进位，当时间状态信息中存在闰秒预告位时，在该分钟尾部增加一秒(正闰秒)或减少一秒(负闰秒)，在下一个秒脉冲pps到来时，输出修正后的时间信息。

b码解析子模块的主要工作流程如下：解析b码码元(irig-b码元)，如无效则设置时间状态信息中的码元状态位无效，重新进行码元检测；若码元有效，则解析时间信息，根据码元流的校验位、时间日期的合法性条件判断时间信息的有效性，依据判断结果设置时间状态信息。时间状态信息包含b码是否有效、校验信息、时间质量、闰秒预告等信息，时间信息和时间状态信息提供给其它模块使用；根据码元特征，检测b码pr码元，作为秒脉冲pps输出参考点，在b码信号有效时，产生pps信号，上升沿有效，给后继子模块提供时间基准参考点；b码解析时间增加1s，并做好进位处理，同时根据闰秒预告位信息做好本分钟最后一秒的增减处理。b码解析子模块输出各类时间同步信号和时间信息、时间信号质量信息、状态信号和告警信号，这些信息既送往外部cpu相关的接口管理模块，也送给自同步rtc子模块和自同步采样脉冲输出子模块作为自同步依据。

b码解析子模块的典型结构为：包括b码解析子模块，包括时钟分频单元、码元识别单元、时间信息解读单元、秒脉冲生成单元、时间信息输出单元和状态信息输出单元，其中所述时钟分频单元，用于将外部时钟分频，并提供给本子模块其它单元；所述码元识别单元，用于解析b码码元，若码元无效则设置时间状态信息中的码元状态位无效，重新进行码元检测；若码元有效，则交由时间信息解读单元解析时间信息；所述时间信息解读单元，用于根据码元流的校验位、时间日期的合法性条件判断时间信息的有效性，依据判断结果设置时间状态信息，所述时间状态信息包含b码是否有效、校验信息、时间质量、闰秒预告；所述时间信息输出单元和状态信息输出单元，分别用于输出时间信息和时间状态信息，提供给其它子模块使用；所述秒脉冲生成单元，用于根据码元特征，检测b码pr码元，作为秒脉冲pps输出参考点，在b码信号有效时，产生pps信号，上升沿有效，给后继子模块提供时间基准参考点。具体如图2所示。

自同步rtc子模块主要用于在根据b码解析子模块的状态信息判断时间信息有效时，在pps上升沿更新本子模块中的时间和日历信息，同时清空本子模块中的亚秒计数器，保持本子模块与pps的同步；若b码解析子模块关闭，则依靠本地时钟守时。

自同步rtc子模块的主要工作流程如下：根据b码解析子模块的状态信息，判断时间信息有效的情况下，在pps上升沿到来时更新rtc中的时间和日历信息，同时清空rtc中的亚秒计数器，保持rtc与pps的同步；b码解析子模块输出无效时，依靠本地时钟守时，守时精度依赖本地晶振精度。自同步rtc子模块的寄存器，在读取相应信息时，相应信息同时锁存在寄存器中，在写入相应信息时，只有在所有信息都写入寄存器中后才会同步更新相应信息。即rtc时间信息寄存器的读取和设置具备read-stop和write-stop模式(所谓影子寄存器功能)。当读取时间、日历、亚秒计数信息中的任何一个寄存器时，所有时间相关信息同时锁存在影子寄存器中，即read-stop模式，就象时钟停止了一样，从而保证时间数据的完整性。设置时间、日历、亚秒信息的过程则与读取时相反，只有当所有的时间相关信息都写入到影子寄存器中后，才会完成同步更新时间、日历和亚秒计数器，即write-stop模式。

本实施例中，自同步rtc子模块的亚秒计数器为微秒计数器，构成微秒计时单元，用于提供时间戳进行事件时标记录，微秒计时信息存于本子模块的相应寄存器内。自同步rtc子模块具备万年历功能，依靠本地高频晶振输出的时钟进行守时，时间分辨率高于1ms，在外部b码信号正常的情况下，在b码解析子模块输出的每个秒脉冲上升沿更新一次rtc时间，在外部b码信号源丢失的情况下，计时起点为最后一次b码同步时间。

自同步rtc子模块的典型结构为：除上述微秒计时单元外，还包括时钟分频单元、b码信息预处理单元、rtc核心计时单元和rtc信息输出单元，其中所述时钟分频单元，用于将外部时钟分频，并提供给本子模块其它单元；所述b码信息预处理单元，用于接收来自b码解析子模块的时间信息和时间状态信息和秒脉冲pps信号；所述rtc核心计时单元，用于根据b码解析子模块的状态信息，在判断时间信息有效的情况下，在pps上升沿到来时更新本子模块中的时间和日历信息，同时清空本子模块中的微秒计时单元，保持本子模块与pps的同步；若b码解析子模块关闭，则依靠本地时钟守时；时间和日历信息存于本子模块的相应寄存器内；所述rtc信息输出单元，用于输出本子模块的寄存器的信息，包括时间和日历信息以及微秒计时信息。具体如图3所示。

自同步采样脉冲输出子模块，主要用于根据外部设定的采样频率，计算得到内部计数器上限清零阈值，采用本地晶振的输出作为计数时钟源，通过秒脉冲pps信号修正本地时钟走时误差，把误差均摊到若干个输出周期，输出采样脉冲；若b码解析子模块关闭，则在本地时钟状态工作。

本实施例中，自同步采样脉冲输出子模块采用的误差均摊的方式为：以pps信号为基准，两上升沿的之间的时间为标准的1s，设该段时间内理想的计时器计数值为t0，实际计数器值为t1s，采样脉冲为n点/s，每个采样样脉冲理想计数值为t0/n，则按δt＝(t1s-t0)/n，将时间误差均分到每个采样脉冲宽度中，其中δt为每个采样脉冲宽度中均分的时间误差。

自同步采样脉冲输出子模块的典型结构为：包括时钟倍频单元、时钟偏差检测单元、采样脉冲校正单元、采样脉冲生成单元，其中所述时钟倍频单元，用于根据外部设定的采样频率，计算得到内部计数器上限清零阈值，采用本地晶振的输出作为计数时钟源；所述时钟偏差检测单元，用于根据pps信号为基准，检测本地时钟走时误差；所述采样脉冲校正单元，用于将本地时钟走时误差均摊到若干个输出周期；所述采样脉冲生成单元，用于输出采样脉冲。具体如图4所示。

接口管理子模块主要用于向同步时钟管理模块外部提供接口，使能各子模块，读取各子模块的相应状态或信息，设置各子模块的功能，如接口管理子模块给cpu提供localbus接口，读取b码各类信息、高精度rtc时间读取和设置、同步采样输出脉冲设置、使能各功能模块。包括b码接口管理单元、rtc接口管理单元和采样脉冲接口管理单元，其中各管理单元分别用于使能相应子模块、读取相应子模块的相应状态或信息及设置相应子模块的功能。各管理单元在图2、图3、图4中均有显示。

以下给出本实施例的两个具体应用方式。

1、一体化装置的应用实例

电力系统中的一体化装置可以理解为所有的核心控制和管理功能用单块cpu在单独的一块硬件模件上实现的装置形式，如线路保护装置、电能质量监测装置、频率电压紧急控制装置、失步解列装置等等。这类装置的cpu一般具备如下功能：(1)电气量ad采样；(2)电气量计算；(3)控制决策；(4)后台通信管理；(5)事件soe记录；(6)故障数据录波；这些功能中第(1)、(4)、(5)、(6)项和时钟管理有直接关系。

在以往的技术方案中，软硬件上要对b码解析、rtc管理、ad采样脉冲输出进行三方协调管理，加大了硬件设计和软件设计的复杂度。采用本实施例后，硬件设计上单一化，软件处理上就简化成时钟系统的初始化设置和使用时的直接读取两大部分。硬件框图如图5所示，即在一体化装置设置一个本实施例的基于fpga的同步时钟管理模块，一体化装置的cpu直接通过访问接口与本实施例的基于fpga的同步时钟管理模块进行通信，并由本实施例的基于fpga的同步时钟管理模块提供采样脉冲，b码接口和晶振为fpga提供b码输入和本地晶振。本实施例功能设置为：开启b码解析子模块、开启自同步rtc子模块和自同步采样脉冲输出子模块。

2、分布式装置的应用实例

电力系统中分布式装置的典型应用之一是分布式安全稳定控制装置，由于采样的元件规模数较大(有时需要接入全站的进线和出线)，因此一般采用主从机箱的形式，主机箱和从机箱之间采用光纤通信。同时，在主机箱内部，由于中央cpu模件的信息处理压力很大，一般都把后台通信以及人机管理功能采用单独的com模件来实现。系统结构图如图6所示。在这样的系统中实现各个智能模件的时钟同步管理工作变得相当复杂。采用本实施例，可以轻松解决此问题。

在上述系统中与时钟同步管理相关的模件硬件设计上都嵌入本实施例的基于fpga的同步时钟管理模块(除了对时模件，其他模件只是在原有fpga芯片中嵌入相应的ip核，并不会增加硬件成本)，然后根据每个模件在系统中的角色，对基于fpga的同步时钟管理模块进行功能设置，即可完成整个系统的时钟同步管理。具体过程如下：

(1)主机箱对时模件是整个系统的对时中枢，它的作用是外接b码对时信号，经过自同步后对各从机箱扩展输出系统内部光秒脉冲同步信号，对主机箱内的cpu模件和com模件通过背板lvds通道桥接输出外部b码信号。对本实施例的功能设置为：开启b码解析子模块、关闭自同步rtc子模块和自同步采样脉冲输出子模块。

(2)主机箱cpu模件是对rtc信息使用最多的一个模块，它通过背板lvds获取外部b码源信号，通过该专利模块获取自同步高精度rtc信息，同时根据需要适时更新cpu芯片自带的低精度掉电保持rtc模块。对本实施例的功能设置为：开启b码解析子模块、开启自同步rtc子模块、关闭自同步采样脉冲输出子模块。

(3)从机箱采样模件需要生成全局统一的ad芯片采样脉冲，以保证各从机箱单元对电气量的同步采样。它通过光模块接口获取来自主机箱的全局同步秒脉冲信号，通过基于fpga的同步时钟管理模块自动生成采样脉冲。对本实施例的功能设置为：关闭b码解析子模块、关闭自同步rtc子模块、开启自同步采样脉冲输出子模块。

虽然本发明已以较佳实施例公开如上，但实施例并不是用来限定本发明的。在不脱离本发明之精神和范围内，所做的任何等效变化或润饰，同样属于本发明之保护范围。因此本发明的保护范围应当以本申请的权利要求所界定的内容为标准。