参考电压产生电路的制作方法

专利名称：参考电压产生电路的制作方法
技术领域：
本发明涉及一种参考电压产生电路，尤其是有关于一种用以提供
至少 一个参考电压至模数转换器(Analog-to-Digital Converter,以下 简称ADC)、低压降稳压器或类似装置的参考电压产生电路。
背景技术：
高速度以及高分辨率的ADC需要使用参考电压产生电路。通常 地，参考电压产生电路包含一参考电压产生器，用以提供至少一个参 考电压至ADC。可用于ADC的参考电压产生电路有两种闭环参考 电压产生电路与开环参考电压产生电路。
图1所示为传统闭环参考电压产生电路1。闭环参考电压产生电 路1包含放大器10。放大器IO具有一负反馈回路。放大器10于正输 入端接收输入电压Vref—in，并输出参考电压Vref。闭环参考电压产生 电路1的输出阻抗等于ROUT/(l+A)，其中ROUT表示放大器10的输 出阻抗，A表示放大器10的增益。当闭环参考电压产生电路1运作在 一高频环境中时，闭环参考电压产生电路1的输出阻抗需要足够低， 以快速稳定(stabilize)参考电压Vref。然而，宽带宽导致闭环参考电压 产生电路1的功率消耗与噪声增加，因此，很难为高分辨率的ADC设 计一种内置闭环参考电压产生电路。
压产生电路2包含放大器20、 N型金氧半导体(N-type Metal Oxide Semiconductor, NMOS)晶体管21和22，以及负载单元23和24。NMOS 晶体管22的运作类似于NMOS晶体管21。当NMOS晶体管22位于 开环电路中时，放大器20以及NMOS晶体管21形成负反馈回路。在 稳态时，参考电压Vref追踪(track)参考电压Vrefx。另外，开环参考 电压产生电路2的输出阻抗等于1/gm,其中gm表示NMOS晶体管22的跨导，且放大器20的带宽可更窄，开环参考电压产生电路2的功率
消耗要少于图1所示闭环参考电压产生电路1的功率消耗。
图3所示为传统差动(differential)开环参考电压产生电路3。差动 开环参考电压产生电路3包含放大器30和31、NM0S晶体管32和33、 P型金氧半导体(P-type Metal Oxide Semiconductor, PMOS)晶体管34 和35，以及电阻36和37。；故大器30和31的正输入端分别4妻收输入 电压Vrefp—in和Vrefn—in。放大器30和NMOS晶体管32形成一个负 反馈回3各，以及》文大器31和PMOS晶体管34形成另 一个负反馈回路。 NMOS晶体管33位于一个开环电路中，PMOS晶体管35位于另 一个 开环电路中。在稳态时，参考电压Vrefp和Vrefn分别追踪参考电压 Vrcfpx和Vrcfnx。
在图2中，NMOS晶体管21和22工作在饱和区域，且二者中的 每一个的栅极与源极之间存在电压差AV,放大器20的输出端的电压 比参考电压Vrefx要高出电压差AV,因此开环参考电压产生电路2的 供应电压源需要很大。若由于设计需求，开环参考电压产生电路2运 作在 一低供应电压环境中，则参考电压Vref的最大值会被抑制到很小。 类似地，在图3中，NMOS晶体管32和33中的每一个晶体管的栅极 与源极之间存在电压差AVI ， PMOS晶体管34和35中的每 一个晶体 管的栅极与源极之间存在电压差AV2,当差动开环参考电压产生电路 3运作在一低供应电压环境中时，就限制了参考电压Vrefp的最大值与 参考电压Vrefn的最小值，因此，参考电压Vrefp与Vrefn之间的幅度 (swing)难以满足"&计需求。
随着半导体工艺的发展，半导体的运作电压降低了。因此，需要 一种参考电压产生电路，能够运作在低供应电压环境中，并提供具有 大幅度的参考电压，且具有低功率消耗及高运作速度。

发明内容
传统参考电压产生电路运作在低供应电压环境中时，由于传统参
考电压产生电路中的晶体管的栅极与源极之间存在电压差，因此参考
电压的幅度受到限制，难以满足设计需求。有鉴于此，本发明提供至 少一种参考电压产生电路。一种参考电压产生电路，用以于一输出节点提供一参考电压，所 述参考电压产生电路包含闭环支路，包含放大器，包含正输入端、
负输入端及输出端，其中正输入端用以接收输入电压；第一 MOS晶体 管，包含栅极、源极及漏极，其中所述栅极耦接放大器的输出端，所 述源极耦接放大器的负输入端；以及第二MOS晶体管，包含栅极、源 极及漏极，其中所述4册才及耦接第一 MOS晶体管的漏极，所述源极耦接 第一电压源，所述漏极耦接第一 MOS晶体管的源极；开环支路，包含 第三MOS晶体管，包含栅极、源极及漏极，其中所述栅极耦接放大器 的输出端。
一种参考电压产生电路，包含闭环支路，包含放大器，包含正 输入端、负输入端及输出端，其中所述正输入端用以接收输入电压 (Vrefp—in);源极跟随晶体管，包含栅极、第一端及第二端，其中所述 栅极耦接放大器的输出端，所述第一端耦接放大器的负输入端；以及 第一电流源晶体管，以串联方式耦接源极跟随晶体管的第一端，且第 一电流源晶体管包含栅极，所述栅极耦接源极跟随晶体管的第二端； 以及开环支路，包含驱动晶体管，包含栅极、第一端及第二端，其 中所述栅极耦接放大器的输出端，所述第一端用以提供参考电压；以 及第二电流源晶体管，以串联方式耦接驱动晶体管的第一端，且第二 电流源晶体管具有栅极，所述栅极耦接驱动晶体管的第二端。
一种参考电压产生电路，用以于第一输出节点提供第一参考电压， 以及于第二输出节点提供第二参考电压，所述参考电压产生电路包含 闭环支路，包含第一放大器，包含正输入端、负输入端及输出端， 其中第一放大器的正输入端用以接收第一输入电压；第二放大器，包 含正输入端、负输入端及输出端，其中第二放大器的正输入端用以接 收第二输入电压；第一MOS晶体管，包含栅极、源极及漏极，其中所 述栅极耦接第 一放大器的输出端，所述源极耦接第 一放大器的负输入 端；第二MOS晶体管，包含栅极、源极及漏极，其中所述栅极耦接第 二放大器的输出端，所述源极耦接第二放大器的负输入端，以及所述 漏极耦接第一 MOS晶体管的漏极；以及第三MOS晶体管，包含栅极、 源极及漏极，其中所述栅极耦接第二 MOS晶体管的漏极，所述源极耦 接第一电压源，以及所述漏极耦接第二 MOS晶体管的源极；以及开环支路，包含第四MOS晶体管，包含栅极、源极及漏极，其中所述栅 极耦接第一放大器的输出端，所述源极耦接所述第一输出节点.；以及 第五MOS晶体管，包含栅极、源极及漏极，其中所述栅极耦接第二放 大器的输出端，所述源极耦接第二输出节点，以及所述漏极耦接第四 MOS晶体管的漏极。
一种参考电压产生电路，包含闭环支路，包含第一放大器， 包含正输入端、负输入端及输出端，其中第一放大器的正输入端用以 接收第一输入电压；第二放大器，包含正输入端、负输入端及输出端， 其中第二放大器的正输入端用以接收第二输入电压；第一源极跟随晶 体管，包含栅极、第一端及第二端，其中所述栅极耦接第一放大器的 输出端，以及所述第一端耦接第一放大器的负输入端；第二源极跟随 晶体管，包含栅极、第一端及第二端，其中所述栅极耦接第二放大器 的输出端，所述第一端耦接第二放大器的负输入端，以及所述第二端 耦接第一源极跟随晶体管的第二端；以及第一电流源晶体管，以串联 方式耦接第二源极跟随晶体管的第 一 端，且第 一 电流源晶体管包含栅 极，所述栅极耦接第二源极跟随晶体管的第二端；以及开环支路，包 含第一驱动晶体管，包含栅极、第一端及第二端，其中所述栅极耦 接第一放大器的输出端，以及所述第一端用以提供第一参考电压；第 二驱动晶体管，包含栅极、第一端及第二端，其中所述栅极耦接第二 放大器的输出端，所述第一端用以提供第二参考电压，以及所述第二 端耦接第一驱动晶体管的第二端；以及第二电流源晶体管，以串联方 式耦接第二驱动晶体管的第一端，且第二电流源晶体管具有栅极，所 述栅极耦接第二驱动晶体管的第二端。
本发明所提供的参考电压产生电路，可正常运作于一较低供应电 压环境中，由于对参考电压的输出限制较小，因此参考电压之间的幅 度可相对较大。另外，由于在参考电压产生电路中配置了开环支路， 参考电压产生电路可快速稳定参考电压，并具有较少的功率消耗。


图1所示为传统闭环参考电压产生电路1的电路示意图。
图2所示为传统单端开环参考电压产生电路2的电路示意图。图3所示为传统差动开环参考电压产生电路3的电路示意图。 图4所示为单端参考电压产生电的 一 实施例的电路示意图。 图5所示为单端参考电压产生电路的另一实施例的电路示意图。 图6所示为差动参考电压产生电路的 一 实施例的电路示意图。 图7所示为差动参考电压产生电路的另 一实施例的电路示意图。
具体实施例方式
在说明书及权利要求当中使用了某些词汇来指称特定的组件。所 属领域中具有通常知识者应可理解，硬件制造商可能会用不同的名词 来称呼同 一 个组件。本说明书及后续的权利要求并不以名称的差异来 作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。 在通篇说明书及后续的请求项当中所提及的"包含，，为一开放式的用 语，故应解释成"包含但不限定于"。以外，"耦接"一词在此包含任何 直接及间接的电气连接手段。因此，若文中描述一第一装置耦接于一 第二装置，则代表该第一装置可直接电气连接于该第二装置，或透过 其它装置或连接手段间接地电气连接至该第二装置。说明书后续描述 为实施本发明的较佳实施方式，然该描述乃以说明本发明的一般原则 为目的，并非用以限定本发明的范围。本发明的保护范围当视所附权 利要求所界定者为准。
图4所示为单端参考电压产生电^^的一实施例。在本实施例中， 单端参考电压产生电路4于一输出节点Nout产生参考电压Vrefp,且 参考电压产生电路4包含放大器40、 P型金氧半导体源极跟随 (source-follower)晶体管41、 PMOS驱动晶体管43、 PMOS电流源晶体 管42和44、以及负载单元45和46。也就是说，在单端参考电压产生 电路4中，闭环支路B40包含放大器40、 PMOS晶体管41和42及负 载单元45,开环支路B41包含PMOS晶体管43和44及负载单元46。
在闭环支路B40中，放大器40的正输入端IN+接收输入电压
Vrefp—in。PMOS晶体管41的栅极耦接^:大器40的输出端OUT，PMOS
晶体管41的源极耦接放大器40的负输入端IN-。
PMOS晶体管42的
栅极耦接PMOS晶体管41的漏极，PMOS晶体管42的源极耦接供应
电压源VDD, PMOS晶体管42的漏极耦接PMOS晶体管41的源极。负载单元45耦接于PMOS晶体管41的漏才及与一 j氐电压源之间，如4妄 地电压GND。
在开环支路B41中，PMOS晶体管43的栅极耦接放大器40的输 出端，PMOS晶体管43的源极耦接输出节点Nout。 PMOS晶体管44 的栅极耦接PMOS晶体管43的漏极，PMOS晶体管44的源极耦接供 应电压源VDD, PMOS晶体管44的漏极耦接输出节点Nout。负载单 元46耦接于PMOS晶体管43的漏极与接地电压GND之间。
当参考电压产生电^各4运作时，闭环支3各B40中产生电流140与 参考电压Vrefpx，开环支路B41中产生电流141与参考电压Vrefp。标 准的电流141是电流140的N倍，以确保参考电压产生电3各4的驱动 能力。因此，PMOS晶体管43的尺寸N倍于PMOS晶体管41的尺寸， PMOS晶体管44的尺寸N倍于PMOS晶体管42的尺寸。负载单元45 的阻抗N倍于负载单元46的阻抗。在本实施例中，每个晶体管的尺 寸可分别表示为宽长比(W/L)。另外，负载单元45和46可藉由晶体管 或电阻来实施。例如，若负栽单元45和46藉由电阻来实施，负载单 元45的电阻值N倍于负载单元46的电阻值。若负载单元45和46藉 由晶体管来实施，负载单元46的尺寸N倍于负载单元45的尺寸。根 据上述电路结构，参考电压Vrefp追踪参考电压Vrefpx，且PMOS电 流源晶体管42和44作为电流源来运作。
在图4所示的实施例中，参考电压Vrefp的最大值大致等于 (vdd-|vds|)，其中vdd表示供应电压源VDD才是供的电压值，vds表示 PMOS晶体管44的漏才及与源极之间的电压差。PMOS晶体管41或43 运作在饱和区域且耦接;故大器40的输出端OUT,且PMOS晶体管41 或43的栅极与源极之间的电压差限制参考电压Vrefp的条件较宽松， 因此，即使供应电压源VDD提供一非常低的供应电压，参考电压产生 电^各4仍可正常运作。另外，参考电压产生电^各4的输出阻抗大致上 等于1/gm,以便于快速稳定参考电压Vrefp，且放大器40的带宽需求 并不高，因此，参考电压产生电路4的功率消耗可大大降低。
图5所示为单端参考电压产生电路的另 一实施例。如图5所示， 单端参考电压产生电路5于一输出节点Nout产生一参考电压Vrefn, 且参考电压产生电路5包含放大器50、 NMOS源极跟随晶体管51、NMOS驱动晶体管53 、 NMOS电流源晶体管52和54以及负载单元55 和56。也就是说，在单端参考电压产生电路5中，闭环支路B50包含 放大器50、 NMOS晶体管51和52及负载单元55,开环支路B51包 含NMOS晶体管53和54及负载单元56。 NMOS晶体管53的源极于 输出节点Nout耦接NMOS晶体管54的漏极。当参考电压产生电路5 运作时，闭环支路B50中产生电流150和参考电压Vrefnx,开环支路 B51中产生电流15 1和参考电压Vrefn。标准的电流15 1是电流150的 N倍，以确保参考电压产生电^各5的驱动能力。因此，NMOS晶体管 53的尺寸N倍于NMOS晶体管51的尺寸，NMOS晶体管54的尺寸N 倍于NMOS晶体管52的尺寸。负载单元55的阻抗N倍于负载单元 56的阻抗。在本实施例中，每个晶体管的尺寸可分别表示为宽长比 (W/L)。另外，负载单元55和56可藉由晶体管或电阻来实施。例如， 若负载单元55和56藉由电阻来实施，则负载单元55的电阻值N倍 于负载单元56的电阻值。若负载单元55和56藉由晶体管来实施，则 负栽单元56的尺寸N倍于负载单元55的尺寸。根据上述电路结构， 参考电压Vrefn追踪参考电压Vrefnx，且NMOS电流源晶体管52和 54作为电流源来运作。
在图5所示的实施例中，参考电压Vrefn的最小值大致等于lvdsl， 其中vds表示NMOS晶体管54的漏极与源极之间的电压差。NMOS 晶体管51或53运作在饱和区域且耦接放大器50的输出端OUT,且 NMOS晶体管51或53的栅极与源极之间的电压差限制参考电压Vrefn 的条件较宽松，因此，即使供应电压源VDD提供一非常低的供应电压， 参考电压产生电路5仍可正常运作。另外，参考电压产生电路5的输 出阻抗大致上等于l/gm，以便于快速稳定参考电压Vrefn,且放大器 50的带宽需求并不高，因此，参考电压产生电路5的功率消耗可大大 降低。
图6所示为差动参考电压产生电路的一实施例。差动参考电压产 生电路6于输出节点Noutp和Noutn分别产生参考电压Vrefp和Vrefn, 且参考电压产生电路6包含放大器60和61、 PMOS源极跟随晶体管 62、 PMOS驱动晶体管63、 NMOS源极3艮随晶体管64、 NMOS驱动晶 体管66、 NMOS电流源晶体管65和67、以及电流源68和69。也就是说，在差动参考电压产生电路6中，闭环支路B60包含放大器60 和61、 PMOS晶体管62、 NMOS晶体管64和65及电流源68;开环 支路B61包含PMOS晶体管63、 NMOS晶体管66和67及电流源69。
在闭环支路B60中，放大器60的正输入端IN+接收输入电压 Vrefp—in,放大器61的正输入端IN+接收输入电压Vrefn—in。 PMOS 晶体管62的栅极耦接放大器60的输出端OUT, PMOS晶体管62的 源极耦接放大器60的负输入端IN-。 NMOS晶体管64的栅极耦接放 大器61的输出端OUT, NMOS晶体管64的源极耦接力文大器61的负 输入端IN-，且NMOS晶体管64的漏极耦接PMOS晶体管62的漏极。 NMOS晶体管65的栅极耦接NMOS晶体管64的漏极，NMOS晶体管 65的源极耦接供低电压源，如接地电压GND，以及NMOS晶体管65 的漏极耦接NMOS晶体管64的源极。电流源68耦接于PMOS晶体管 62的源极与供应电压源VDD之间。
在开环支路B61中，PMOS晶体管63的栅极耦接放大器60的输 出端OUT, PMOS晶体管63的源极耦接输出节点Noutp。 NMOS晶体 管66的栅极耦接;改大器61的输出端OUT, NMOS晶体管66的源极 耦接输出节点Noutn,且NMOS晶体管66的漏才及耦接PMOS晶体管 63的漏极。NMOS晶体管67的冲册极耦接NMOS晶体管66的漏极， NMOS晶体管67的源极耦接接地电压GND， NMOS晶体管67的漏极 耦接输出节点Noutn。电流源69耦接于PMOS晶体管63的源极与供 应电压源VDD之间。
当参考电压产生电路6运作时，闭环支路B60中产生电流160与 参考电压Vrefpx和Vrefnx，开环支路B61中产生电流161与参考电压 Vrefp和Vrefn。标准的电流161是电流160的N倍，以确保参考电压 产生电路6的驱动能力。因此，PMOS晶体管63的尺寸N倍于PMOS 晶体管62的尺寸，NMOS晶体管66的尺寸N倍于NMOS晶体管64 的尺寸，NMOS晶体管67的尺寸N倍于NMOS晶体管65的尺寸。在 本实施例中，每个晶体管的尺寸可分别表示为宽长比(W/L)。另外，电 流源68和69可藉由晶体管来实施。例如，若电流源68和69藉由晶 体管来实施，则电流源69的尺寸N倍于电流源68的尺寸。才艮据上述 电路结构，参考电压Vrefp追踪参考电压Vrefpx，参考电压Vrefn追踪参考电压Vrefnx。另外，NMOS电流源晶体管65和67作为电流吸 |欠器(current sink)来运4乍。
在图6所示的实施例中，PMOS晶体管62和63运作在饱和区域 且耦接放大器60的输出端OUT,且PMOS晶体管62和63的栅极与 源极之间的电压差限制参考电压Vrefp的条件较宽松；NMOS晶体管 64和66运作在饱和区域且耦接;故大器61的输出端OUT，且NMOS 晶体管64和66的4册极与源极之间的电压差限制参考电压Vrefn的条 件较宽松。因此，即使供应电压源VDD提供一非常低的供应电压，参 考电压产生电路6仍可正常运作，且参考电压Vrefp与Vrefn之间的幅 度可变得相对较大。例如，若电流源68和69分别藉由MOS晶体管来 实施，参考电压Vrefp的最大值大致等于(vdd-lvdsl)，参考电压Vrefn 的最小值大致等于!vdsl,因此，参考电压Vrefp与Vrefn之间的幅度等 于(vdd-2lvdsl)，其中vdd表示供应电压源VDD提供的电压值，vds表 示NMOS晶体管67与电流源69中的MOS晶体管的漏极与源极之间 的电压差。另外，参考电压产生电路6的输出阻抗大致上等于1/gm, 以便于快速稳定参考电压Vrefp和Vrefn,且放大器60和61的带宽需 求并不高，因此，参考电压产生电路6的功率消耗可大大降低。
图7所示为差动参考电压产生电路的另一实施例。差动参考电压 产生电路7于输出节点Noutp和Noutn分别产生参考电压Vrefp和 Vrefn，且参考电压产生电路7包含放大器70和71, PMOS源极跟随 晶体管72，PMOS电流源晶体管73和75，PMOS驱动晶体管74，NMOS 源极跟随晶体管76， NMOS驱动晶体管77，以及电流源78和79。也 就是说，在差动参考电压产生电路7中，闭环支路B70包含放大器70 和71、 PMOS晶体管72和73、 NMOS晶体管76及电流源78，开环 支^各B71包含PMOS晶体管74和75、 NMOS晶体管77及电流源79。 PMOS晶体管74的源极于输出节点Noutp耦接PMOS晶体管75的漏 极，NMOS晶体管77的源极于输出节点Noutn耦接电流源79。
请参照图7，闭环支路B70中产生电流170与参考电压Vrefpx和 Vrefnx,开环支路B71中产生电流171与参考电压Vrefp和Vrefn。标 准的电流171是电流170的N倍，以确保参考电压产生电路7的驱动 能力。因此，PMOS晶体管74的尺寸N倍于PMOS晶体管72的尺寸，PMOS晶体管75的尺寸N倍于PMOS晶体管73的尺寸，NMOS晶体 管77的尺寸N倍于NMOS晶体管76的尺寸。在本实施例中，每个晶 体管的尺寸可分别表示为宽长比(W/L)。另外，电流源78和79可藉由 晶体管来实施。例如，若电流源78和79藉由晶体管来实施，电流源 79的尺寸N倍于电流源78的尺寸。根据上述电路结构，参考电压Vrefp 追踪参考电压Vrefpx,参考电压Vrefn追踪参考电压Vrefnx。另外， NMOS电流源晶体管73和75作为电流源来运作。
在图7所示的实施例中，PMOS晶体管72和74运作在饱和区域 且耦接》文大器70的输出端OUT，且PMOS晶体管72和74的栅极与 源极之间的电压差限制参考电压Vrefp的条件较宽松；NMOS晶体管 76和77运作在饱和区域且耦接放大器71的输出端OUT，且NMOS 晶体管76和77的栅极与源极之间的电压差限制参考电压Vrefn的条 件较宽松。因此，即使供应电压源VDD提供一非常低的供应电压，参 考电压产生电路7仍可正常运作，且参考电压Vrefp与Vrefn之间的幅 度可变得相对较大。另外，参考电压产生电路7的输出阻抗大致上等 于1/gm,以便于快速稳定参考电压Vrefp和Vrefn，且放大器70和71 的带宽需求并不高，因此，参考电压产生电路7的功率消耗可大大降 低。
本发明上述实施例的参考电压产生电路，可正常运作于 一较低供 应电压环境中，且对参考电压的输出没有限制，因此，参考电压之间 的幅度可相对较大。另外，由于在参考电压产生电路中配置了开环支 路，参考电压产生电路可快速稳定参考电压Vrefp和Vrefn，并具有较 少的功率消耗。
上述的实施例仅用来例举本发明的实施样态，以及阐释本发明的 技术特征，并非用来限制本发明的范畴。任何本技术领域的技术人员 可依据本发明的精神轻易完成的改变或均等性的安排均属于本发明所 主张的范围，本发明的权利范围应以权利要求为准。
权利要求
1.一种参考电压产生电路，用以于一输出节点提供一参考电压，其特征在于，所述参考电压产生电路包含一闭环支路，包含一放大器，包含一正输入端、一负输入端及一输出端，其中所述放大器的正输入端用以接收一输入电压；一第一MOS晶体管，包含一栅极、一源极及一漏极，其中所述第一MOS晶体管的栅极耦接所述放大器的输出端，所述第一MOS晶体管的源极耦接所述放大器的负输入端；以及一第二MOS晶体管，包含一栅极、一源极及一漏极，其中所述第二MOS晶体管的栅极耦接所述第一MOS晶体管的漏极，所述第二MOS晶体管的源极耦接一第一电压源，所述第二MOS晶体管的漏极耦接所述第一MOS晶体管的源极；以及一开环支路，包含一第三MOS晶体管，包含一栅极、一源极及一漏极，其中所述第三MOS晶体管的栅极耦接所述放大器的输出端。
2. 如权利要求1所述的参考电压产生电路，其特征在于，所述参 考电压产生电路更包含一第四MOS晶体管，所述第四MOS晶体管包 含一4册极、 一源极及一漏极，其中所述第四MOS晶体管的栅极耦接所 述第三MOS晶体管的漏极，所述第四MOS晶体管的源极耦接所述第 一电压源，所述第四MOS晶体管的漏极耦接所述输出节点。
3. 如权利要求1所述的参考电压产生电路，其特征在于，所述参 考电压产生电路更包含一第一负载单元，耦接于所述第一 MOS晶体管与一第二电压源之 间；以及一第二负载单元，耦接于所述第三MOS晶体管的漏极与所述第二 电压源之间。
4. 如权利要求3所述的参考电压产生电路，其特征在于，所述第 一负载单元与所述第二负载单元藉由晶体管或电阻来实施。
5. 如权利要求3所述的参考电压产生电路，其特征在于，所述第 一、第二、第三及第四MOS晶体管为PMOS晶体管，所述第一电压 源用以提供一供应电压，以及所述第二电压源用以提供一4妻地电压。
6. 如权利要求3所述的参考电压产生电路，其特征在于，所述第 一、第二、第三及第四MOS晶体管为NMOS晶体管，所述第一电压 源用以提供一接地电压，以及所述第二电压源用以提供一供应电压。
7. 如权利要求1所述的参考电压产生电路，其特征在于，流经所 述开环支路的 一 电流量为流经所述闭环支路的 一 电流量的N倍。
8. —种参考电压产生电路，其特征在于，所述参考电压产生电路 包含一闭环支路，包含一放大器，包含一正输入端、 一负输入端及一输出端，其中所述 放大器的正输入端用以接收一输入电压；一源极跟随晶体管，包含一栅极、 一第一端及一第二端，其中所 述源极跟随晶体管的栅极耦接所述放大器的输出端，所述源极跟随晶 体管的第一端耦接所述放大器的负输入端；以及一第一电流源晶体管，以串联方式耦接所述源极跟随晶体管的第 一端，且所述第一电流源晶体管包含一栅极，所述第一电流源晶体管 的栅极耦接所述源极跟随晶体管的第二端；以及一开环支路，包含一驱动晶体管，包含一栅极、 一第一端及一第二端，其中所述驱 动晶体管的栅极耦接所述放大器的输出端，所述驱动晶体管的第 一 端 用以提供一参考电压；以及一第二电流源晶体管，以串联方式耦接所述驱动晶体管的第一端， 且所述第二电流源晶体管具有 一 栅极，所述第二电流源晶体管的栅极 耦接所述驱动晶体管的第二端。
9. 如权利要求8所述的参考电压产生电路，其特征在于，当所述 源极跟随晶体管及所述驱动晶体管为PMOS晶体管时，所述第一电流 源晶体管与所述第二电流源晶体管作用为电流源；当所述源极跟随晶 体管及所述驱动晶体管为NMOS晶体管时，所述第一电流源晶体管与 所述第二电流源晶体管作用为电流吸收器。
10. 如权利要求8所述的参考电压产生电路，其特征在于，流经所述开环支路的 一 电流量为流经所述闭环支路的 一 电流量的N倍。
11. 一种参考电压产生电路，用以于一第一输出节点提供一第一参 考电压，以及于一第二输出节点提供一第二参考电压，其特征在于，所述参考电压产生电^各包含 一闭环支路，包含一第一放大器，包含一正输入端、 一负输入端及一输出端，其中 所述第一放大器的正输入端用以接收一第 一输入电压；一第二放大器，包含一正输入端、 一负输入端及一输出端，其中 所述第二放大器的正输入端用以接收一第二输入电压；一第一MOS晶体管，包含一栅极、 一源极及一漏极，其中所述第一 MOS晶体管的栅极耦接所述第一放大器的输出端，所述第一 MOS 晶体管的源极耦接所述第一放大器的负输入端；一第二MOS晶体管，包含一栅极、 一源极及一漏极，其中所述第二 MOS晶体管的栅极耦接所述第二放大器的输出端，所述第二 MOS 晶体管的源极耦接所述第二放大器的负输入端，以及所述第二 MOS 晶体管的漏极耦接所述第一 MOS晶体管的漏极；以及一第三MOS晶体管，包含一栅极、 一源极及一漏极，其中所述第 三MOS晶体管的4册极耦接所述第二 MOS晶体管的漏极，所述第三 MOS晶体管的源极耦接一第一电压源，以及所述第三MOS晶体管的 漏极耦接所述第二 MOS晶体管的源极；以及一开环支路，包含一第四MOS晶体管，包含一栅极、 一源极及一漏极，其中所述第 四MOS晶体管的栅极耦接所述第一放大器的输出端，所述第四MOS 晶体管的源极耦接所述第一输出节点；以及一第五MOS晶体管，包含一栅极、 一源极及一漏极，其中所述第 五MOS晶体管的栅极耦接所述第二放大器的输出端，所述第五MOS 晶体管的源极耦接所述第二输出节点，以及所述第五MOS晶体管的漏 极耦接所述第四MOS晶体管的漏极。
12. 如权利要求11所述的参考电压产生电路，其特征在于，所述 参考电压产生电路更包含一第一电流源，所述第一电流源耦接于所述第一 MOS晶体管的源极与一第二电压源之间。
13. 如权利要求12所述的参考电压产生电路，其特征在于，所述 参考电压产生电路更包含一第六MOS晶体管，包含一栅极、 一源极及一漏极，其中所述第 六MOS晶体管的栅极耦接所述第五MOS晶体管的漏极，所述第六 MOS晶体管的源极耦接所述第一电压源，以及所述第六MOS晶体管 的漏极耦接所述第二输出节点；以及一第二电流源，耦接于所述第四MOS晶体管的源极与所述第二电 压源之间。
14. 如权利要求13所述的参考电压产生电路，其特征在于，所述 第 一 电流源与所述第二电流源藉由晶体管来实施。
15. 如权利要求13所述的参考电压产生电路，其特征在于，所述 第一与第四MOS晶体管为PMOS晶体管，所述第二、第三、第五与 第六MOS晶体管为NMOS晶体管，所述第一电压源用以提供一接地 电压，以及所述第二电压源用以提供一供应电压。
16. 如权利要求13所述的参考电压产生电路，其特征在于，所述 第一、与第四MOS晶体管为NMOS晶体管，所述第二、第三、第五 与第六MOS晶体管为PMOS晶体管，所述第一电压源用以提供一供 应电压，以及所述第二电压源用以提供一4妻地电压。
17. 如权利要求11所述的参考电压产生电路，其特征在于，流经 所述开环支路的 一 电流量为流经所述闭环支路的 一 电流量的N倍。
18. —种参考电压产生电路，其特征在于，所述参考电压产生电路 包含一闭环支路，包含一第一放大器，包含一正输入端、 一负输入端及一输出端，其中 所述第 一 放大器的正输入端用以接收 一 第 一 输入电压；一第二放大器，包含一正输入端、 一负输入端及一输出端，其中 所述第二放大器的正输入端用以接收一 第二输入电压；一第一源极跟随晶体管，包含一栅极、 一第一端及一第二端，其 中所述第一源极跟随晶体管的栅极耦接所述第一放大器的输出端，以 及所述第一源极跟随晶体管的第一端耦接所述第一放大器的负输入端；一第二源极跟随晶体管，包含一栅极、 一第一端及一第二端，其 中所述第二源极跟随晶体管的栅极耦接所述第二放大器的输出端，所 述第二源极跟随晶体管的第一端耦接所述第二放大器的负输入端，以 及所述第二源极跟随晶体管的第二端耦接所述第一源极跟随晶体管的 第二端j 以及一第一电流源晶体管，以串联方式耦接所述第二源极跟随晶体管 的第一端，且所述第一电流源晶体管包含一栅极，所述第一电流源晶 体管的栅极耦接所述第二源极跟随晶体管的第二端；以及一开环支路，包含一第一驱动晶体管，包含一栅极、 一第一端及一第二端，其中所 述第 一驱动晶体管的栅极耦接所述第 一放大器的输出端，以及所述第一驱动晶体管的第一端用以提供一第 一参考电压；一第二驱动晶体管，包含一栅极、 一第一端及一第二端，其中所 述第二驱动晶体管的栅极耦接所述第二放大器的输出端，所述第二驱 动晶体管的第一端用以提供一第二参考电压，以及所述第二驱动晶体 管的第二端耦接所述第一驱动晶体管的第二端；以及一第二电流源晶体管，以串联方式耦接所述第二驱动晶体管的第 一端，且所述第二电流源晶体管具有一栅极，所述第二电流源晶体管 的栅极耦接所述第二驱动晶体管的第二端。
19. 如权利要求18所述的参考电压产生电路，其特征在于，当所 述第一源极跟随晶体管与所述第一驱动晶体管为PMOS晶体管，且所 述第二源极跟随晶体管与所述第二驱动晶体管为NMOS晶体管时，所 述第一电流源晶体管与所述第二电流源晶体管作用为电流吸收器；当 所述第一源极跟随晶体管与所述第一驱动晶体管为NMOS晶体管，且 所述第二源极跟随晶体管与所述第二驱动晶体管为PMOS晶体管时， 所述第 一 电流源晶体管与所述第二电流源晶体管作用为电流源。
20. 如权利要求18所述的参考电压产生电路，其特征在于，流经 所述开环支路的 一 电流量为流经所述闭环支路的 一 电流量的N倍。
全文摘要
一种参考电压产生电路，包含闭环支路，包含放大器，包含正输入端、负输入端及输出端，放大器的正输入端接收输入电压；第一MOS晶体管，包含栅极、源极及漏极，第一MOS晶体管的栅极耦接放大器的输出端，第一MOS晶体管的源极耦接放大器的负输入端；第二MOS晶体管，包含栅极、源极及漏极，第二MOS晶体管的栅极耦接第一MOS晶体管的漏极，第二MOS晶体管的源极耦接第一电压源，第二MOS晶体管的漏极耦接第一MOS晶体管的源极；开环支路，包含第三MOS晶体管，包含栅极、源极及漏极，第三MOS晶体管的栅极耦接放大器的输出端。本发明的参考电压产生电路，在低电压环境中可正常运作，可快速稳定并输出幅度相对较大的参考电压，并具有较少的功率消耗。
文档编号G05F3/08GK101615048SQ20091011904
公开日2009年12月30日 申请日期2009年3月19日 优先权日2008年6月24日
发明者廖英闵, 林育信 申请人:联发科技股份有限公司