专利名称：抗高压mos管漏电流增大的带隙基准源的电路的制作方法
技术领域：
本发明涉及半导体集成电路领域，特别是涉及一种抗高压MOS管漏电流增大的高精度带隙基准源的电路。
背景技术：
模拟电路广泛的使用带隙基准，产生一个与电源、温度和工艺参数无关的电压，由此电压来设计电压调整电路、低压或高压检测电路等。在高压检测电路中，针对5V电源的芯片系统中，一般会把高压检测电路设置在6V报警。而5V MOS器件在6V电压下会有较大漏电，在现有设计中由于MOS管漏电会导致整个环路增益变低，使基准源输出产生较大偏差，影响产品的良率。
发明内容
本发明要解决的技术问题是提供一种抗高压MOS管漏电流增大的带隙基准源的电路，能够在较高电压时，避免衬底漏电流，使带隙基准源依然保持高精度。为解决上述技术问题，本发明的抗高压MOS管漏电流增大的带隙基准源的电路包括三个PNP三极管Q0、Ql、Q2的集电极和基极接地；第一 PNP三极管QO的发射极与运算放大器A2的反向输入端和第四PMOS晶体管 MP3的漏极相连接；第二 PNP三极管Ql的发射极与第一电阻RO的一端相连接，第一电阻RO的另一端与运算放大器A2的正向输入端和第五PMOS晶体管MP4的漏极相连接；第三PNP三极管Q2的发射极与第二电阻Rl的一端相连接；第二电阻Rl的另一端与第六PMOS晶体管MP5的漏极相连接，并作为电路的输出端；第四PMOS晶体管MP3的源极与第一 PMOS晶体管MPO的漏极相连接，第五PMOS晶体管MP4的源极与第二 PMOS晶体管MPl的漏极相连接，第六PMOS晶体管MP5的源极与第三PMOS晶体管MP2的漏极相连接；第四PMOS晶体管MP3、第五PMOS晶体管MP4和第六PMOS晶体管MP5的栅极接偏置电压pbiasO，衬底分别接各自的源极；第一 PMOS晶体管ΜΡ0、第二 PMOS晶体管MPl和第三PMOS晶体管MP2的栅极与运算放大器A2的输出端相连接，其衬底与源极均接电源电压。采用本发明的带隙基准源的电路，即使较高电压、MOS管衬底漏电流增大的情况下仍能保持高精度的带隙基准源。它采用常规CMOS工艺，使用做在DNW(深井)中的低阈值的Nhvnative (自然管，其阈值电压为0)，并把一些关键PMOS管的衬底和源端连接，做在独立的N阱(Nwell)中，从而在较高电压时，避免了衬底漏电流，使带隙基准源依然保持高精度，能提高大规模生产的良率。
下面结合附图与具体实施方式
对本发明作进一步详细的说明图1是现有的带隙基准源的电路的结构图；图2是图1中的运算放大器结构图；图3是本发明的带隙基准源的电路一实施例结构图；图4是图3中的运算放大器结构图。
具体实施例方式如图1所示，这是常见的带运放结构的带隙基准源(BGR)。其中Q0、Q1、Q2为PNP 三级管，PMOS晶体管MPO和MP3、MP1和MP4、MP2和MP5构成电流镜。利用三极管的Δ Vbe 的正温度系数和Vbe的负温度系数构成不随温度变化的恒定电压vref。结合图2所示，图1中采用的运算放大器Al是常见的折叠式的共源共栅运算放大器。NMOS晶体管MNO构成输入差分管的尾电流，NMOS晶体管丽1和丽2构成输入差分管， NMOS晶体管丽3 MN6和MP6 MP9构成了双端转单端的共栅输出。一般5V系统中最高电源电压会达到6. 5V，在较高电源电压下，运算放大器输出比电源电压低一个Ves (栅极与源极之间的电压)，大约为5. 5V，即NMOS晶体管MN4的Vdb [运算放大器输出到地的电压即为NMOS晶体管MN4的Vdb，其中运算放大器的输出节点为MN4的漏端(Vd)，MN4的衬底接地(Vb)]为5. 5V，从而导致NMOS晶体管MN4的衬底电流大大增加，减小了 NMOS晶体管MN4 的输出阻抗。同理，由于节点nbias2电压也等于一个Ves，即PMOS晶体管MP8的Vbd也为电源电压减去一个Ves，PMOS晶体管MP8的衬底电流增加，减小了 PMOS晶体管MP8输出阻抗，从而导致运算放大器Al的增益极大的下降。运算放大器Al增益下降直接影响BGR的精度。在图1所示的带隙基准源的电路中，PMOS晶体管MP3、MP4和MP5也存在同样问题， Vdb电压过高导致衬底漏电流增加，使电流不能很好的镜像，影响了 BGR的精度。结合图3所示，针对图1所示带隙基准源的电路存在的问题，在一实施例中本发明的带隙基准源的电路，把Vdb电压超过5V的PMOS晶体管一律改为衬底与源极相连接，并做在独立的N阱(Nwell)中；运算放大器A2中，Vdb电压超过5V的NMOS晶体管改为在NMOS 晶体管的漏极串联一个做在深阱中的Nhvnative管，并把其栅端和NMOS晶体管的栅连接在一起，以限制NMOS晶体管的漏极产生过高电压，而串联的Nhvnative管由于衬底和源极短接，因此不会影响输出端的增益。图 3 中，Q0、Ql、Q2 为 PNP 三级管，PMOS 晶体管 MPO 和 MP3、MPl 和 MP4、MP2 和 MP5 构成电流镜。PMOS晶体管MP3、MP4和MP5的源端和衬底连接在一起，并分别做在独立的漸ell(N阱)中，提高了电流镜的输出阻抗和精度。结合图4所示，运算放大器A2是折叠式的共源共栅运放。第一 NMOS晶体管MNO的源极接地，栅极接第三偏置电压nbiasl，漏端接第二 NMOS 晶体管丽1和第三NMOS晶体管丽2的源极。第二 NMOS晶体管丽1的漏极接第七PMOS晶体管MP6的漏极和第九PMOS晶体管 MP8的源极。第三NMOS晶体管丽2的漏端接第八PMOS晶体管MP7的漏极和第十PMOS晶体管 MP9的源极。第一匪OS晶体管ΜΝ0、第二匪OS晶体管丽1和第三匪OS晶体管丽2的衬底接地。
第二 NMOS晶体管丽1和第三NMOS晶体管丽2的栅极作为运算放大器A2的差分输入端。第七PMOS晶体管MP6和第八PMOS晶体管MP7的栅极接第一偏置电压pbiasl，其源极和衬底均接电源电压。第九PMOS晶体管MP8和第十PMOS晶体管MP9的栅极接第二偏置电压pbias2，衬底均接各自的源极，并且做在独立的N阱中；第九PMOS晶体管MP8的漏极接第四NMOS晶体管丽3的漏极及第六匪OS晶体管丽5和第七匪OS晶体管丽6的栅极。第四NMOS晶体管丽3的源极和第六NMOS晶体管丽5的漏极连接。第十PMOS晶体管MP9的漏极和第八NMOS晶体管丽7的漏极相连接，并作为运算放大器的输出端。第八NMOS晶体管MN7为自然管，做在独立的深阱中，并且其衬底和源极短接，第八 NMOS晶体管丽7的源极和第五NMOS晶体管MN4的漏极连接。第五NMOS晶体管MN4的源极和第七NMOS晶体管MN6的漏极连接。第四匪OS晶体管MN3、第五匪OS晶体管丽4和第八匪OS晶体管丽7的栅极接第四偏置电压nbias2。第六NMOS晶体管丽5的源极和衬底、第七NMOS晶体管MN6的的源极和衬底、第四 NMOS晶体管丽3的衬底和第五NMOS晶体管MN4的衬底均接地。NMOS晶体管MNO构成输入差分管的尾电流，NMOS晶体管MNl和MN2构成输入差分管，NMOS晶体管MN3 MN6和MP6 MP9构成了双端转单端的共栅输出，NMOS晶体管MN7 为做在深阱中的Nhvnative管并串联在PMOS晶体管MP9的漏极和NMOS晶体管MN4的源极之间，并使其栅端连接在NMOS晶体管MN4的栅极，NMOS晶体管MN7的衬底连接在源端。由于偏置电压nbiasl为一个Ves的电压，有效地限制了 NMOS晶体管MN4的漏端电压大小，使 NMOS晶体管MN4和丽6在较高电压下仍能保持很高的输出阻抗；同样把NMOS晶体管MP8的衬底和源端连接在一起并做在独立的Nwell中，有效地提高了 NMOS晶体管MP6和MP8所构成的电流镜的输出阻抗。因此在较高电压下，运算放大器A2仍然能保持很高增益，从而保证了带隙基准源的精度。以上通过具体实施方式
对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
权利要求
1.一种抗高压MOS管漏电流增大的带隙基准源电路，其特征在于， 三个PNP三极管0!0、Q1、Q2)的集电极和基极接地；第一 PNP三极管OiO)的发射极与运算放大器(A2)的反向输入端和第四PMOS晶体管 (MP3)的漏极相连接；第PNP三极管Oil)的发射极与第一电阻(RO)的一端相连接，第一电阻(RO)的另一端与运算放大器m的正向输入端和第五PMOS晶体管(MP4)的漏极相连接；第三PNP三极管0^2)的发射极与第二电阻(Rl)的一端相连接；第二电阻(Rl)的另一端与第六PMOS晶体管(MP5)的漏极相连接，并作为电路的输出端；第四PMOS晶体管(MP3)的源极与第一 PMOS晶体管(MPO)的漏极相连接，第五PMOS晶体管(MP4)的源极与第二 PMOS晶体管(MPl)的漏极相连接，第六PMOS晶体管(MP5)的源极与第三PMOS晶体管(MP2)的漏极相连接；第四PMOS晶体管(MP3)、第五PMOS晶体管(MP4)和第六PMOS晶体管(MP5)的栅极接偏置电压，衬底分别接各自的源极；第一 PMOS晶体管(MPO)、第二 PMOS晶体管(MPl)和第三PMOS晶体管(MP2)的栅极与运算放大器m的输出端相连接，其衬底与源极均接电源电压。
2.如权利要求1所述的电路，其特征在于所述运算放大器(A2)中，第一 NMOS晶体管(MNO)的源极接地，栅极接第三偏置电压，漏端接第二 NMOS晶体管 (MNl)和第三匪OS晶体管(丽2)的源极；第二 NMOS晶体管(MNl)的漏极接第七PMOS晶体管(MP6)的漏极和第九PMOS晶体管 (MP8)的源极；第三NMOS晶体管(MN2)的漏端接第八PMOS晶体管(MP7)的漏极和第十PMOS晶体管 (MP9)的源极；第一 NMOS晶体管(MNO)、第二 NMOS晶体管(MNl)和第三NMOS晶体管(MN2)的衬底接地；第二 NMOS晶体管(MNl)和第三NMOS晶体管(MN2)的栅极作为运算放大器(A2)的差分输入端；第七PMOS晶体管(MP6)和第八PMOS晶体管(MP7)的栅极接第一偏置电压，其源极和衬底均接电源电压；第九PMOS晶体管(MP8)和第十PMOS晶体管(MP9)的栅极接第二偏置电压，衬底均接各自的源极，并且做在独立的N阱中；第九PMOS晶体管(MP8)的漏极接第四NMOS晶体管 (MN3)的漏极及第六NMOS晶体管(MN5)和第七NMOS晶体管(MN6)的栅极； 第四NMOS晶体管(MN3)的源极和第六NMOS晶体管(MN5)的漏极连接； 第十PMOS晶体管(MP9)的漏极和第八NMOS晶体管(MN7)的漏极相连接，并作为运算放大器的输出端；第八NMOS晶体管(MN7)为自然管，做在独立的深阱中，并且其衬底和源极短接，第八 NMOS晶体管(MN7)的源极和第五NMOS晶体管(MN4)的漏极连接；第五NMOS晶体管(MN4)的源极和第七NMOS晶体管(MN6)的漏极连接； 第四NMOS晶体管(MN3)、第五NMOS晶体管(MN4)和第八NMOS晶体管(MN7)的栅极接第四偏置电压；第六NMOS晶体管的源极和衬底、第七NMOS晶体管(MN6)的的源极和衬底、第四 NMOS晶体管(MN3)的衬底和第五NMOS晶体管(MN4)的衬底均接地。
3.如权利要求1所述的电路，其特征在于所述第四PMOS晶体管(MP3)、第五PMOS晶体管(MP4)和第六PMOS晶体管(MP5)均分别做在独立的N阱中。
4.如权利要求1所述的电路，其特征在于所述第一PMOS晶体管(MPO)和第四PMOS晶体管(MP3)，第PMOS晶体管(MPl)和第五PMOS晶体管(MP4)，以及第三PMOS晶体管(MP2) 和第六PMOS晶体管(MP5)分别构成电流镜。
全文摘要
本发明公开了一种抗高压MOS管漏电流增大的带隙基准源的电路，包括三个PNP三极管Q0、Q1、Q2，六个PMOS晶体管；PMOS晶体管MP0和MP3、MP1和MP4、MP2和MP5构成电流镜。其中分别把PMOS晶体管MP3、MP4和MP5的源极和衬底连接在一起，并做在独立的N阱中。运算放大器是折叠式的共源共栅运放。本发明能够在较高电压时，避免衬底漏电流，使带隙基准源依然保持高精度。
文档编号G05F3/30GK102541146SQ201010576768
公开日2012年7月4日 申请日期2010年12月7日 优先权日2010年12月7日
发明者唐成伟 申请人:上海华虹Nec电子有限公司